基于FPGA的FFT处理器的设计与验证
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（１．Ｃｏｍｐｕｔｅｒ Ｄｅｐａｒｔｍｅｎｔ， Ａｎｈｕｉ ｂｕｓｉｎｅｓｓ ｃｏｌｌｅｇｅ， Ｗｕｈｕ ２４１０００；２．Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｉｎｆｏｒｍａｔｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ Ａｎｈｕｉ ｎｏｒｍａｌ ｕｎｉｖｅｒｓｉｔｙ， Ｗｕｈｕ ２４１０００）
处在 １／ｒ≤｜ｍ｜≤１－ ｒ－ｐ＜１ 范围之内， 阶 ｅ 一个带符号的整数， 它有 ９
个有效数位（符号除外）， 即 ， 阶 是 一 个 变 量 ， 它 决 定 小 数 点 的 实 际
位置， 浮点加法 ｘ１＋ｘ２ 定义如下：
图 ２ 为浮点加法单元的信号仿真图， 图中输入信号为 ２ 组 １６ 位 字 节 长 的 待 加 浮 点 数 据 。输 出 为 经 过 规 格 化 的 浮 点 数 。同 时 该 模块还有完整的握手信号 ， ｅｎ＿ａｄｄ 和 ｆｉｎｉｓｈ＿ａｄｄ， 便 于 蝶 型 运 算 单 元中的控制单元控制。
Ｋｅｙ ｗｏｒｄｓ ：ＦＰＧＡ；ＦＦＴ；Ｒ ａｄｉｘ－ ２ ｄｅｃｉｍａｔｉｏｎ－ ｉｎ－ ｔｉｍｅ；ＩＳＥ ６．２Ｉ
１ 概述
快速傅里叶变换（ＦＦＴ）作为数字信号处理强有力的工具， 已广 泛地应用于各类信号分析及现代谱估计等领域。目前， ＦＦＴ 的硬件 实现方案总体上分为 ＡＳｌＣ、ＦＰＧＡ／ＣＰＬＤ、ＤＳＰ 等几种。从 ＦＦＴ 的处 理速度、小型化和功耗方面考虑， 基于 ＡＳＩＣ 的性能最好而基于 ＦＰＧＡ 的性能次之， 但在 ＦＦＴ 处理的 小 规 模 应 用 场 合 ， 基 于 ＦＰＧＡ 的方案具有 ＡＳＩＣ 所无法比拟的性价比和灵活性， 已成为目前应用 的主流。ＦＦＴ 处理算法多种多样， 按数据组合方式不同分为按时间 抽取和按频率抽取， 按数据抽取方式可分为基 ２， 基 ４ 等。
始数据按照正序存储于单口 ＲＡＭ 中， 经过 ＦＦＴ 变换以后， 得到的
变换结果数据按照反序存储于单口 ＲＡＭ 中， 经转换后自然序存
储于 ＲＡＭ２ 中。由于设计中地址位只有 ８ 点， 所以只有 ３ 位。
３．２．３ 储存单元的设计
Ｖｉｒｔｅｘ 系 列 ＦＰＧＡ 提 供 了 专 门 的 片 上 、全 双 端 读／写 同 步 的 块
本栏目责任编辑： 谢媛媛
开发研究与设计技术
基于 ＦＰＧＡ 的 ＦＦＴ 处理器的设计与验证
王正勤 １， 朱向冰 ２ （ １．安徽商贸职业技术学院 计算机系， 安徽 芜湖 ２４１０００； ２．安徽师范大学 电信系， 安徽 芜湖 ２４１０００）
摘要： 介绍一种基于 ＦＰＧＡ， 选择 ＦＦＴ 的基－ ２ＤＩＴ 处理算法， 在 ＩＳＥ６．２Ｉ 开 发 平 台 上 完 成 ３２ 位 浮 点 运 算 的 ＦＦＴ 信 号 处 理 器 设 计 ； 利 用 Ｍｏｄｅｌｓｉｍ 工具软件对系统的逻辑综合和时序进行仿真， 并将 系 统 的 结 果 与 Ｍａｔｌａｂ 计 算 结 果 相 比 较 ， 验 证 了 设 计 结 果 的 精 确 性 ； 实 验 表明利用 ＦＰＧＡ 实现 ＦＦＴ ， 运算速度快， 可以满足高速信号处理的应用场合。
（２）若输入数据正序， 输出数据按比特逆序， 反之亦然， 中 间 结 果的存取按照蝶形运算。
（３）级 数 混 序 。 这 一 特 点 便 于 硬 件 操 作 。
３ 基于 ＦＰＧＡ 的 ＦＦＴ 处理过程的设计
３．１ ＦＰＧＡ 设计流程 目 前 通 常 采 用 自 顶 向 下（Ｔｏｐ－ ｄｏｗｎ）的 设 计 流 程 ， 在 确 定 了 课 题所要求的性能指标后， 划分所要完成的功能模块， 并对独立的 功能模块采用硬件描述语言对设计进行描述， 它可以是行为级的 描述， 也可以是寄存器传输级（ＲＴＬ， Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ）。在通过功能 仿真和验证后， 将根据系统速度、面积、功耗等因素对各 功 能 单 元 进行逻辑综合和优化。 ３．２ ＦＦＴ 处理器设计 ＦＦＴ 处理器组成结构设计见图 １。
存 在 ＲＡＭ 中 的 数 据 ； ＮＤ 是 握 手 信
号 之 一 ， 表 示 有 新 地 址 到 ＡＤＤＲ 端 口 ； ＡＤＤＲ 是 地 址 输 入 端 ； ＲＦＤ 和
图 ５ 单口 Ｒ ＡＭ 模块图
ＲＤＹ 也都是握手信号， 前者表示 ＲＡＭ 准备好接受新数据， 后者表
示 ＤＯＵＴ 口有新数据。
３．２．４ 控制单元的设计及信号时序
Ａｂｓ ｔｒａｃｔ：Ａｎ ＦＰＧＡ－ ｂａｓｅｄ ｄｅｓｉｇｎ ｏｆ ３２ ｂｉｔ ｆｌｏａｔｉｎｇ－ ｐｏｉｎｔ ＦＦＴ ｐｒｏｃｅｓｓｏｒ ｉｓ ｐｒｅｓｅｎｔｅｄ．Ｔｈｅ ｄｅｖｉｃｅ ｏｆ Ｖｉｒｔｅｘ－ ２ ＩＳＥ６．２Ｉ ｏｆ Ｘｉｌｉｎｘ ｗａｓ ｕｓｅｄ， Ｂａｓｅｄ ｏｎ ｒａｄｉｘ－ ２ ｄｅｃｉｍａｔｉｏｎ－ ｉｎ－ ｔｉｍｅ ａｌｇｏｒｉｔｈｍ， ｔｈｅ ｐｒｏｇｒａｍ ｗａｓ ｓｙｎｔｈｅｓｉｚｅｄ ａｎｄ ｓｉｍｕｌａｔｅｄ ｂｙ Ｓｏｆｔｗａｒｅ ｔｏｏｌｓ ｏｆ Ｍｏｄｅｌｓｉｍ．Ｔｈｅ ｒｅｓｕｌｔ ｏｆ ｓｉｍｕ－ ｌａｔｉｏｎ ｗａｓ ｃｏｍｐａｒｅｄ ｗｉｔｈ ｔｈａｔ ｏｆ Ｍａｔｌａｂ，ｗｈｉｃｈ ｓｈｏｗ ｔｈａｔ ｔｈｅ ｓｐｅｅｄ ｏｆ ＦＦＴ ｒｅａｌｉｚｅｄ ｂｙ ＦＰＧＡ ｗａｓ ｓｏ ｈｉｇｈ ｔｈａｔ ｉｔ ｃａｎ ｂｅ ａｐｐｌｉｅｄ ｔｏ ｓｕｃｈ ｆｉｅｌｄｓ ｗｈｅｒｅ ｈｉｇｈ—ｓｐｅｅｄ ｐｒｏｃｅｓｓ ｗａｓ ｎｅｅｄｅｄ．
开， 所以称为时间抽取算法（ＤＩＴ），按时间抽取的基－ ２ＦＦＴ 算法的特 点在于：
（１）每 级 蝶 形 运 算 完 成 之 后 ， 该 级 的 输 入 数 据 不 再 需 要 ， 其 存 储 单 元 可 用 来 存 放 输 出 结 果 ， 即 是 原 位（ｉｎ－ ｐｌａｃｅ）运 算 ， 减 少 对 存 储单元的要求。
（１）
将 式 （１）改 写 为 ： （２）
式（２）中 Ｘ１（ｋ）和可以看成 ｘ１（ｎ）和 ｘ２（ｎ）的 Ｎ／２ 点的 ＤＦＴ， 也表明 Ｎ 点 的 ＤＦＴ 可 以 由 ２ 个 Ｎ／２ 点 的 ＤＦＴ 组 合 得 到 。 上 述 将 Ｎ 点 ＤＦＴ（Ｎ 是 ２ 的乘方）化 为 Ｎ／２ 点 的 ＤＦＴ 的 处 理 方 法 可 以 一 直 继 续 到运算单元为 ２ 点 ＤＦＴ 为止。以上算法是将时间下标按奇、偶分
图 １ ＦＦＴ 运算模块各个功能单元 ３．２．１ 蝶型运算单元的设计 （１）蝶 型 运 算 逻 辑 框 图 标准蝶型运算的算算法表示为：
（３）
上述公式中， 括号内 ｉ 和 ｊ 表示数据序号， 下脚标 Ｒ 代表实
收稿日期： ２００７－ ０４－ ２３ 作者简介： 朱向冰， 安徽师范大学物理与电子信息学院电子信息工程系副教授， 硕士研究生导师； 王正勤， 安徽商贸职业技术学院计算机系讲 师， 信号与信息处理专业， 主要从事无线宽带网络技术实现与嵌入式技术设计与算法的研究。
本栏目责任编辑： 谢媛媛
图 中 的 信 号 建 立 逻 辑 关 系 ， 该 逻 辑 关 系 就 是 通 过 ＦＦＴ 运 算 中
“级”， “组”的概念得以用逻辑式表达出来。
地址产生器在控制器的作用下正确地产生数据读写地址和
旋 转 因 子 读 取 地 址 ， ＦＦＴ 变 换 采 用 正 序 输 入 倒 序 输 出 的 算 法 ， 原
在上述背景下， 论文运用具有良好的模块性和规整性的基－ ２ＤＩＴ 算法作为系统的核心算法， 利用高精度的浮点算法与现场可 编程门阵列（ＦＰＧＡ） 来实现 ３２ 位 浮 点 ＦＦＴ 信 号 处 理 器 的 设 计 ， 并 完成 ８ 点 ＦＦＴ 处理运算， 设计过程选用了 Ｘｉｌｉｎｘ 公 司 ＩＳＥ６．２Ｉ 开 发 平 台 和 可 以 进 行 功 能 仿 真 和 时 序 仿 真 的 Ｍｏｄｅｌｓｉｍ 仿 真 测 试 软 件作为验证工具。
１３７９
开发研究与设计技术
部 ， Ｉ 代 表 虚 部 ； Ａｍ－１（ｉ）和 Ａｍ－１（ｊ）是（ｍ－ １）级 蝶 形 运 算 的 输 入 ， ＷｋＮ 为 相应的旋转因子， Ａｍ（ｉ）、Ａｍ（ｊ）是该蝶形运算的输出。由蝶形运算算 法 公 式（３）可 以 看 出 一 个 基 ２ 蝶 形 运 算 要 进 行 一 个 复 乘 、两 个 复
为： 第 １５ 位（最高位）是该浮点数的符号位， １４ 到 １１ 位是该浮点数
的指数位， １０ 到 ０ 位是尾数。在保持规格化和归一化的前提之下，
该 １６ 位浮点数的表示范围如下：
－ ２８≤ｘ≤－ ２－７ ， ２－７≤ｘ≤２８
两个规格化的浮点数 ｘ１＝（ｍ１，ｅ１）和 ｘ１＝（ｍ２，ｅ２）， 这里 ｘ＝ｍ×ｒｅ， ｒ 是 基数， 尾数 ｍ 是一个具有 ｐ 个有效位（符号除外）的带符号分数， 它
数， 其范围为： ０≤ｅ 偏置≤２ｑ－１－ １ ， 阶可以通过表达式 ４ 再 从 偏 置 的
阶中求的：
ｅ 未偏置＝ｅ 偏置－ ２ｑ－ １
（４）
设计中浮点运算， 取 ｑ＝４， 也就是 ｅ 未偏置＝ｅ 偏置－ ７， 即阶数 ０１１１
为 ０ 阶，即 ２０＝１； 应 用 的 浮 点 数 是 一 个 字 长 １６ 位 的 浮 点 数 ， 规 格
２ ＦＦＴ 信号处理算法原理
快速傅立叶算法基本上可以分为两大类， 即按时间抽选（ＤＩＴ） 法和按频率抽选（ＤＩＦ）法。按时间抽取的基 ２ＦＦＴ 算法对于长度 Ｎ＝ ２ 的序列 ｘ（ｎ）， 定义两个分别为 ｘ（ｎ）的偶数项和奇数项的 Ｎ／２ 点序 列 ｘ１（ｎ）和 ｘ２（ｎ）， 即
ｘ１（ｎ）＝ｘ（２ｎ）ｎ ｎ＝ ０， １，…， （Ｎ／２）－ １ ｘ２（ｎ）＝（２ｎ＋１） ｎ＝０， １，…， （Ｎ／２）－ １ ｎ 点的 ＤＦＴ 可以写为：
关键词： ＦＰＧＡ； ＦＦＴ； 基－ ２ ＤＩＴ； ＩＳＥ６．２Ｉ 中图分类号： ＴＰ ３１２ 文献标识码： Ａ 文章编号： １００９－ ３０４４（２００７）１１－ ２１３７９－ ０２
Ｔｈｅ Ｄｅｓ ｉｇｎ ａｎｄ Ｃｅｒｔｉｆｉｃａｔｉｏｎ ｏｆ ＦＦＴ Ｐ ｒｏｃｅｓ ｓ ｏｒ Ｂａｓ ｅｄ ｏｎ ＦＰ ＧＡ ＷＡＮＧ Ｚｈｅｎｇ－ ｑｉｎ１，ＺＨＵ Ｘｉａｎｇ－ ｂｉｎ２
处在 １／ｒ≤｜ｍ｜≤１－ ｒ－ｐ＜１ 范围之内， 阶 ｅ 一个带符号的整数， 它有 ９
个有效数位（符号除外）， 即 ， 阶 是 一 个 变 量 ， 它 决 定 小 数 点 的 实 际
位置， 浮点加法 ｘ１＋ｘ２ 定义如下：
图 ２ 为浮点加法单元的信号仿真图， 图中输入信号为 ２ 组 １６ 位 字 节 长 的 待 加 浮 点 数 据 。输 出 为 经 过 规 格 化 的 浮 点 数 。同 时 该 模块还有完整的握手信号 ， ｅｎ＿ａｄｄ 和 ｆｉｎｉｓｈ＿ａｄｄ， 便 于 蝶 型 运 算 单 元中的控制单元控制。
Ｋｅｙ ｗｏｒｄｓ ：ＦＰＧＡ；ＦＦＴ；Ｒ ａｄｉｘ－ ２ ｄｅｃｉｍａｔｉｏｎ－ ｉｎ－ ｔｉｍｅ；ＩＳＥ ６．２Ｉ
１ 概述
快速傅里叶变换（ＦＦＴ）作为数字信号处理强有力的工具， 已广 泛地应用于各类信号分析及现代谱估计等领域。目前， ＦＦＴ 的硬件 实现方案总体上分为 ＡＳｌＣ、ＦＰＧＡ／ＣＰＬＤ、ＤＳＰ 等几种。从 ＦＦＴ 的处 理速度、小型化和功耗方面考虑， 基于 ＡＳＩＣ 的性能最好而基于 ＦＰＧＡ 的性能次之， 但在 ＦＦＴ 处理的 小 规 模 应 用 场 合 ， 基 于 ＦＰＧＡ 的方案具有 ＡＳＩＣ 所无法比拟的性价比和灵活性， 已成为目前应用 的主流。ＦＦＴ 处理算法多种多样， 按数据组合方式不同分为按时间 抽取和按频率抽取， 按数据抽取方式可分为基 ２， 基 ４ 等。
始数据按照正序存储于单口 ＲＡＭ 中， 经过 ＦＦＴ 变换以后， 得到的
变换结果数据按照反序存储于单口 ＲＡＭ 中， 经转换后自然序存
储于 ＲＡＭ２ 中。由于设计中地址位只有 ８ 点， 所以只有 ３ 位。
３．２．３ 储存单元的设计
Ｖｉｒｔｅｘ 系 列 ＦＰＧＡ 提 供 了 专 门 的 片 上 、全 双 端 读／写 同 步 的 块
本栏目责任编辑： 谢媛媛
开发研究与设计技术
基于 ＦＰＧＡ 的 ＦＦＴ 处理器的设计与验证
王正勤 １， 朱向冰 ２ （ １．安徽商贸职业技术学院 计算机系， 安徽 芜湖 ２４１０００； ２．安徽师范大学 电信系， 安徽 芜湖 ２４１０００）
摘要： 介绍一种基于 ＦＰＧＡ， 选择 ＦＦＴ 的基－ ２ＤＩＴ 处理算法， 在 ＩＳＥ６．２Ｉ 开 发 平 台 上 完 成 ３２ 位 浮 点 运 算 的 ＦＦＴ 信 号 处 理 器 设 计 ； 利 用 Ｍｏｄｅｌｓｉｍ 工具软件对系统的逻辑综合和时序进行仿真， 并将 系 统 的 结 果 与 Ｍａｔｌａｂ 计 算 结 果 相 比 较 ， 验 证 了 设 计 结 果 的 精 确 性 ； 实 验 表明利用 ＦＰＧＡ 实现 ＦＦＴ ， 运算速度快， 可以满足高速信号处理的应用场合。
（２）若输入数据正序， 输出数据按比特逆序， 反之亦然， 中 间 结 果的存取按照蝶形运算。
（３）级 数 混 序 。 这 一 特 点 便 于 硬 件 操 作 。
３ 基于 ＦＰＧＡ 的 ＦＦＴ 处理过程的设计
３．１ ＦＰＧＡ 设计流程 目 前 通 常 采 用 自 顶 向 下（Ｔｏｐ－ ｄｏｗｎ）的 设 计 流 程 ， 在 确 定 了 课 题所要求的性能指标后， 划分所要完成的功能模块， 并对独立的 功能模块采用硬件描述语言对设计进行描述， 它可以是行为级的 描述， 也可以是寄存器传输级（ＲＴＬ， Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ）。在通过功能 仿真和验证后， 将根据系统速度、面积、功耗等因素对各 功 能 单 元 进行逻辑综合和优化。 ３．２ ＦＦＴ 处理器设计 ＦＦＴ 处理器组成结构设计见图 １。
存 在 ＲＡＭ 中 的 数 据 ； ＮＤ 是 握 手 信
号 之 一 ， 表 示 有 新 地 址 到 ＡＤＤＲ 端 口 ； ＡＤＤＲ 是 地 址 输 入 端 ； ＲＦＤ 和
图 ５ 单口 Ｒ ＡＭ 模块图
ＲＤＹ 也都是握手信号， 前者表示 ＲＡＭ 准备好接受新数据， 后者表
示 ＤＯＵＴ 口有新数据。
３．２．４ 控制单元的设计及信号时序
Ａｂｓ ｔｒａｃｔ：Ａｎ ＦＰＧＡ－ ｂａｓｅｄ ｄｅｓｉｇｎ ｏｆ ３２ ｂｉｔ ｆｌｏａｔｉｎｇ－ ｐｏｉｎｔ ＦＦＴ ｐｒｏｃｅｓｓｏｒ ｉｓ ｐｒｅｓｅｎｔｅｄ．Ｔｈｅ ｄｅｖｉｃｅ ｏｆ Ｖｉｒｔｅｘ－ ２ ＩＳＥ６．２Ｉ ｏｆ Ｘｉｌｉｎｘ ｗａｓ ｕｓｅｄ， Ｂａｓｅｄ ｏｎ ｒａｄｉｘ－ ２ ｄｅｃｉｍａｔｉｏｎ－ ｉｎ－ ｔｉｍｅ ａｌｇｏｒｉｔｈｍ， ｔｈｅ ｐｒｏｇｒａｍ ｗａｓ ｓｙｎｔｈｅｓｉｚｅｄ ａｎｄ ｓｉｍｕｌａｔｅｄ ｂｙ Ｓｏｆｔｗａｒｅ ｔｏｏｌｓ ｏｆ Ｍｏｄｅｌｓｉｍ．Ｔｈｅ ｒｅｓｕｌｔ ｏｆ ｓｉｍｕ－ ｌａｔｉｏｎ ｗａｓ ｃｏｍｐａｒｅｄ ｗｉｔｈ ｔｈａｔ ｏｆ Ｍａｔｌａｂ，ｗｈｉｃｈ ｓｈｏｗ ｔｈａｔ ｔｈｅ ｓｐｅｅｄ ｏｆ ＦＦＴ ｒｅａｌｉｚｅｄ ｂｙ ＦＰＧＡ ｗａｓ ｓｏ ｈｉｇｈ ｔｈａｔ ｉｔ ｃａｎ ｂｅ ａｐｐｌｉｅｄ ｔｏ ｓｕｃｈ ｆｉｅｌｄｓ ｗｈｅｒｅ ｈｉｇｈ—ｓｐｅｅｄ ｐｒｏｃｅｓｓ ｗａｓ ｎｅｅｄｅｄ．
开， 所以称为时间抽取算法（ＤＩＴ），按时间抽取的基－ ２ＦＦＴ 算法的特 点在于：
（１）每 级 蝶 形 运 算 完 成 之 后 ， 该 级 的 输 入 数 据 不 再 需 要 ， 其 存 储 单 元 可 用 来 存 放 输 出 结 果 ， 即 是 原 位（ｉｎ－ ｐｌａｃｅ）运 算 ， 减 少 对 存 储单元的要求。
（１）
将 式 （１）改 写 为 ： （２）
式（２）中 Ｘ１（ｋ）和可以看成 ｘ１（ｎ）和 ｘ２（ｎ）的 Ｎ／２ 点的 ＤＦＴ， 也表明 Ｎ 点 的 ＤＦＴ 可 以 由 ２ 个 Ｎ／２ 点 的 ＤＦＴ 组 合 得 到 。 上 述 将 Ｎ 点 ＤＦＴ（Ｎ 是 ２ 的乘方）化 为 Ｎ／２ 点 的 ＤＦＴ 的 处 理 方 法 可 以 一 直 继 续 到运算单元为 ２ 点 ＤＦＴ 为止。以上算法是将时间下标按奇、偶分
图 １ ＦＦＴ 运算模块各个功能单元 ３．２．１ 蝶型运算单元的设计 （１）蝶 型 运 算 逻 辑 框 图 标准蝶型运算的算算法表示为：
（３）
上述公式中， 括号内 ｉ 和 ｊ 表示数据序号， 下脚标 Ｒ 代表实
收稿日期： ２００７－ ０４－ ２３ 作者简介： 朱向冰， 安徽师范大学物理与电子信息学院电子信息工程系副教授， 硕士研究生导师； 王正勤， 安徽商贸职业技术学院计算机系讲 师， 信号与信息处理专业， 主要从事无线宽带网络技术实现与嵌入式技术设计与算法的研究。
本栏目责任编辑： 谢媛媛
图 中 的 信 号 建 立 逻 辑 关 系 ， 该 逻 辑 关 系 就 是 通 过 ＦＦＴ 运 算 中
“级”， “组”的概念得以用逻辑式表达出来。
地址产生器在控制器的作用下正确地产生数据读写地址和
旋 转 因 子 读 取 地 址 ， ＦＦＴ 变 换 采 用 正 序 输 入 倒 序 输 出 的 算 法 ， 原
在上述背景下， 论文运用具有良好的模块性和规整性的基－ ２ＤＩＴ 算法作为系统的核心算法， 利用高精度的浮点算法与现场可 编程门阵列（ＦＰＧＡ） 来实现 ３２ 位 浮 点 ＦＦＴ 信 号 处 理 器 的 设 计 ， 并 完成 ８ 点 ＦＦＴ 处理运算， 设计过程选用了 Ｘｉｌｉｎｘ 公 司 ＩＳＥ６．２Ｉ 开 发 平 台 和 可 以 进 行 功 能 仿 真 和 时 序 仿 真 的 Ｍｏｄｅｌｓｉｍ 仿 真 测 试 软 件作为验证工具。
１３７９
开发研究与设计技术
部 ， Ｉ 代 表 虚 部 ； Ａｍ－１（ｉ）和 Ａｍ－１（ｊ）是（ｍ－ １）级 蝶 形 运 算 的 输 入 ， ＷｋＮ 为 相应的旋转因子， Ａｍ（ｉ）、Ａｍ（ｊ）是该蝶形运算的输出。由蝶形运算算 法 公 式（３）可 以 看 出 一 个 基 ２ 蝶 形 运 算 要 进 行 一 个 复 乘 、两 个 复
为： 第 １５ 位（最高位）是该浮点数的符号位， １４ 到 １１ 位是该浮点数
的指数位， １０ 到 ０ 位是尾数。在保持规格化和归一化的前提之下，
该 １６ 位浮点数的表示范围如下：
－ ２８≤ｘ≤－ ２－７ ， ２－７≤ｘ≤２８
两个规格化的浮点数 ｘ１＝（ｍ１，ｅ１）和 ｘ１＝（ｍ２，ｅ２）， 这里 ｘ＝ｍ×ｒｅ， ｒ 是 基数， 尾数 ｍ 是一个具有 ｐ 个有效位（符号除外）的带符号分数， 它
数， 其范围为： ０≤ｅ 偏置≤２ｑ－１－ １ ， 阶可以通过表达式 ４ 再 从 偏 置 的
阶中求的：
ｅ 未偏置＝ｅ 偏置－ ２ｑ－ １
（４）
设计中浮点运算， 取 ｑ＝４， 也就是 ｅ 未偏置＝ｅ 偏置－ ７， 即阶数 ０１１１
为 ０ 阶，即 ２０＝１； 应 用 的 浮 点 数 是 一 个 字 长 １６ 位 的 浮 点 数 ， 规 格
２ ＦＦＴ 信号处理算法原理
快速傅立叶算法基本上可以分为两大类， 即按时间抽选（ＤＩＴ） 法和按频率抽选（ＤＩＦ）法。按时间抽取的基 ２ＦＦＴ 算法对于长度 Ｎ＝ ２ 的序列 ｘ（ｎ）， 定义两个分别为 ｘ（ｎ）的偶数项和奇数项的 Ｎ／２ 点序 列 ｘ１（ｎ）和 ｘ２（ｎ）， 即
ｘ１（ｎ）＝ｘ（２ｎ）ｎ ｎ＝ ０， １，…， （Ｎ／２）－ １ ｘ２（ｎ）＝（２ｎ＋１） ｎ＝０， １，…， （Ｎ／２）－ １ ｎ 点的 ＤＦＴ 可以写为：
关键词： ＦＰＧＡ； ＦＦＴ； 基－ ２ ＤＩＴ； ＩＳＥ６．２Ｉ 中图分类号： ＴＰ ３１２ 文献标识码： Ａ 文章编号： １００９－ ３０４４（２００７）１１－ ２１３７９－ ０２
Ｔｈｅ Ｄｅｓ ｉｇｎ ａｎｄ Ｃｅｒｔｉｆｉｃａｔｉｏｎ ｏｆ ＦＦＴ Ｐ ｒｏｃｅｓ ｓ ｏｒ Ｂａｓ ｅｄ ｏｎ ＦＰ ＧＡ ＷＡＮＧ Ｚｈｅｎｇ－ ｑｉｎ１，ＺＨＵ Ｘｉａｎｇ－ ｂｉｎ２
