EDA实验测试项目

实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。

若输入信号高电平数目多于低电平数目，则输出为高，否则为低。

三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。

对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。

四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。

则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。

其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。

实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。

3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。

实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。

2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。

3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。

姓名：郭灵芝学号：0704240115班级：通信一班07042200实验一0704240115 郭灵芝通信一班一．实验内容1.调节电路静态工作点(调节电位计)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。

2.加入信号源频率5kHz(幅度1mV) ，调节电路使输出不失真，测试此时的静态工作点值。

测电路的输入电阻、输出电阻和电压增益；3.设计一个分压偏置的单管电压放大电路，要求信号源频率5kHz(幅度1mV) ，负载电阻5.1kΩ，电压增益大于50。

4.测电路的频率响应曲线和f L、f H值。

二．放大电路的原理图（1-1）放大电路的原理图R为滑动变阻器，该电路用的是三极管来实现放大，采用的是电压偏置，接法是共射极，1R的大小从而改变三极管的静态工作点，使三极管处于正常放通过它改变接入电路中的1大状态。

为了确定好的静态工作点，进行如下静态分析：上面图1-1的静态电路如下（1-2）放大电路所对应的静态电路可以用两个交流电压表分别测量输入电压和输出电压，输出电压除以输入电压即为放大倍数。

为了保证放大电路工作在放大区（可用示波器监测，保证波形不失真），将交流输入电压调为1mv,2mv,3mv 。

电压表均用交流模式。

当交流信号源取下表所示不同值时，读出电压表的读数，即i V 和0V ，并计算电压的放大倍数。

（表一）结论：当三极管工作在放大区时，其电压放大倍数近似为常数。

即输入电压随输入电压线性变化。

且放大倍数符合大于50的要求。

（表二）结论1R 调到10%到80%之间时三极管都正常放大，这可以通过C I 与B I 的比值即β来确定，在这个区间里β基本保持不变，当然1R 处于0%到10%之间的确定不了，这个还要通过实际测量的β来确定。

三．失真研究1. 电位器调到0%，交流信号保持20mv ，5 KHz ，输出信号如下（1-3）饱和失真的波形图此时负半周出现了失真，即削底，对于NPN 管说明出现了饱和失真。

福建农林大学金山学院信息工程类实验报告课程名称：EDA技术姓名：邱彬彬系：信息与机电工程系专业：电子信息工程专业年级：2010级学号：100201079指导教师：蔡剑卿职称：讲师2013年05月03日实验项目列表福建农林大学金山学院信息工程类实验报告系：信息与机电工程系专业：电子信息工程年级： 2010级姓名：邱彬彬学号： 100201079 实验课程： EDA技术实验室号：__田实405 实验设备号： 2B 实验时间： 2013年4月13日指导教师签字：成绩：实验一Quartus II 9.0软件的使用1．实验目的和要求本实验为验证性实验，其目的是熟悉Quartus II 9.0软件的使用，学会利用Quartus II 9.0软件来完成整个EDA开发的流程。

2．实验原理利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。

Quartus II是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。

3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：Quartus II 9.0软件4．操作方法与实验步骤利用Quartus II 9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。

利用Quartus II 9.0软件实现引脚锁定和编译文件下载。

利用Quartus II 9.0软件实现原理图输入设计文件的编辑和产生相应的原理图符号元件。

5．实验内容及实验数据记录安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。

eda彩灯实验报告
EDA彩灯实验报告
引言
EDA彩灯是一种新型的智能灯具，它具有丰富的颜色选择和灯光效果，可以通
过手机APP远程控制，是现代家居装饰的理想选择。

本实验旨在测试EDA彩灯的亮度、颜色稳定性和控制性能，以评估其在实际应用中的表现。

实验方法
1. 测量亮度：在不同亮度下，使用光度计测量EDA彩灯的光照强度，以评估其
亮度表现。

2. 测量颜色稳定性：在不同时间段内，记录EDA彩灯显示的颜色，并使用色度
计测量其颜色值，以评估其颜色稳定性。

3. 测试控制性能：通过手机APP远程控制EDA彩灯，测试其响应速度和稳定性。

实验结果
1. 亮度测试结果显示，EDA彩灯在不同亮度下的光照强度表现稳定，且亮度调
节响应迅速。

2. 颜色稳定性测试结果显示，EDA彩灯在长时间使用过程中，颜色表现稳定，
色度值变化不大。

3. 控制性能测试结果显示，通过手机APP远程控制EDA彩灯响应速度快，稳定性良好。

结论
通过本次实验，我们对EDA彩灯的亮度、颜色稳定性和控制性能进行了评估，
结果显示其表现良好，适用于家居装饰和氛围照明。

然而，在实际使用中，还
需要进一步测试其耐用性和节能性能，以全面评估其性能表现。

总结
EDA彩灯作为一种智能家居装饰灯具，具有丰富的颜色选择和灯光效果，通过本次实验评估其亮度、颜色稳定性和控制性能，结果显示其表现良好。

我们期待EDA彩灯在未来的应用中，能够为用户带来更多的便利和美好的家居体验。

EDA实验报告EDA 实验实验一用原理图输入法设计半加器一、实验目的：1.熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路；2.通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程；3.学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。

二、实验器材：1、计算机及操作系统2、QUARTUS II 软件三、实验要求：1. 利用原理图输入法对半加器电路进行描述；2. 进行波形仿真测试；3. 严格按照实验步骤进行实验；4. 管脚映射按照芯片的要求进行。

四、实验原理其中a, b 为输入端口，So 与Co 分别为半加器和与进位。

其逻辑表达式为：2. 根据逻辑表达式进行原理图输入。

五、实验步骤：1. 为本项工程设计建立文件夹。

注意文件夹名不能用中文，且不可带空格。

2. 输入设计项目并存盘。

3. 将设计项目设计为工程文件。

4. 选择目标器件并编译。

b a b a b a So ⊕=+=ab Co =5. 时序仿真。

6. 引脚锁定。

7. 编程下载。

实验二用原理图法设计一位、四位全加器一、实验目的：1. 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路；2. 通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程；3. 学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。

二、实验器材：1、计算机及操作系统2、QUARTUS II软件三、实验要求：1.利用原理图输入法对一位全加器电路进行描述；2. 进行波形仿真测试；3. 严格按照实验步骤进行实验；四、实验原理：利用实验一所设计的半加器设计一位全加器；利用设计封装好的一位全加器进行四位全加器的设计。

五、实验步骤：与实验一相同。

六、实验报告：1. 要求画出一位、四位全加器的真值表；2. 分析用半加器实现一位全加器的优点；3. 对波形进行分析，并绘制波形图。

实验三用文本输入法设计D触发器和锁存器一、实验目的：1. 熟悉QuartusⅡ的VHDL 文本设计过程。

EDA创新性实验项目——16位CPU设计一、项目背景随着计算机科学和技术的不断发展，人们对计算机处理速度和性能的需求也在不断增加。

在这种背景下，为了满足人们对计算速度和性能的需求，研究者们开始将目光投向了新型的CPU设计。

传统的CPU设计多为32位或64位，但这种设计可能会带来一些不必要的复杂性和成本。

因此，设计一种16位CPU成为了当前研究的热点之一二、项目目标本实验项目旨在设计一款16位CPU，以满足轻量级计算需求，并保证其性能和效率。

通过设计一款16位CPU，可以降低处理器的成本和复杂度，提高计算性能，并且更好地满足轻量级计算需求。

三、项目内容1.CPU指令设计：设计新的16位CPU指令集，包括运算指令、数据传输指令、分支跳转指令等，以实现更加高效的计算功能。

2.CPU架构设计：设计16位CPU的整体架构，包括寄存器文件、数据通路、控制单元等，确保CPU的稳定性和高效性。

3.性能优化：对设计的CPU进行性能优化，提高其计算速度和响应速度，确保其在轻量级计算中的高效性。

4.性能评估：通过仿真和实验对设计的16位CPU进行性能评估，检验其计算速度和稳定性，以保证其满足设计需求。

四、项目实施步骤1.设计CPU指令集：根据实际需求设计新的16位CPU指令集，包括指令的格式、操作码和功能，保证其具有高效的计算能力。

2.设计CPU架构：设计16位CPU的整体架构，包括寄存器文件、数据通路和控制单元，确保其能够稳定运行和高效计算。

3.性能优化：对设计的CPU进行性能优化，优化数据通路和控制单元的设计，提高CPU的计算速度和响应速度。

4.实验仿真：通过基于EDA工具进行CPU的设计仿真，检验设计的CPU在不同场景下的计算性能和稳定性。

5.性能评估：对设计的CPU进行性能评估，比较其与传统32位CPU 的性能差异，确保16位CPU在轻量级计算中的优越性。

五、项目成果通过本实验项目的实施，设计一款16位CPU并进行性能评估1.设计一款高效、稳定的16位CPU，满足轻量级计算需求。

多路选择器的设计实验一．实验项目多路选择器的设计二．实验目的1.进一步熟悉Quartus II的VHDL文本设计流程，组合电路的设计仿真和硬件测试。

2.通过用VHDL设计一个4选1的多路选择器，掌握使用VHDL输入方式，进行FPGA/CPLD电路设计的方法。

3.熟悉多路选择器的功能。

三．实验设备及工具Quartus II 18.1四．实验内容与步骤1.准备工作：创建Quartus II项目。

2.设计输入：采用HDL输入方式。

新建文件（菜单File/ New...）选择VHDL文件类型（VHDL File），扩展名*.vhd，输入VHDL设计的代码，文件存盘。

3.编译、综合：在Processing菜单选择Start Compilation 项自动进行编译。

4.进行仿真：功能仿真、时序仿真。

新建“激励信号”的波形文件：（菜单File/New...）选择波形文件类型（Wector Waveform File）选择要仿真的节点：在“Name”列空白处，右键菜单，如上图所示。

选择菜单“Insert Node or Bus...”，在对话框选择“Nodes Finder”按钮根据过滤条件，列出节点名称：List选择节点 OK根据需要编辑输入端口“激励信号”的波形注意：保存波形文件，默认文件名即可。

运行仿真工具：如果仿真没有错误，则完成后自动打开仿真结果的波形窗口（仿真报告窗口）。

检查仿真波形是否正确：注意，需要人工判定结果，是否跟设计要求相符。

5. 器件编程：把设计下载到目标电路上，用实际器件验证设计是否正确。

正确连接下载线（电脑和目标电路板之间）在Tools 菜单内选择Programmer项（或者按钮），出现编程器窗口。

指定下载电缆类型：Byte Blaster、USB Blaster等。

选择下载（配置、烧录）方式：JTAG、AS等下载的目标文件：*.sof、*.pof勾选“Program/Configure”，CPLD器件可以选择加密器件点击Start按钮，开始下载五. 实验结果及结果分析多路选择器的代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY A ISPORT(h,i,j,k : IN STD_LOGIC;x,y : IN STD_LOGIC;z : OUT STD_LOGIC);END ENTITY A;ARCHITECTURE BHV OF A ISSIGNAL S :STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINS <= x & y ;PROCESS(x,y)BEGINCASE (S) ISWHEN"00"=> z<=h;WHEN"01"=> z<=i;WHEN"10"=> z<=j;WHEN"11"=> z<=k;when OTHERS => NULL ;END CASE;END PROCESS;END ARCHITECTURE BHV ;多路选择器的编译：多路选择器的仿真：结果分析：a,b,c,d是4个输入端口，s1和s0为通道选择控制信号端，y为输出端。

EDA实验实验报告学号：姓名：彭文勇院系：微电子技术系专业：嵌入式教师：李海2010年12月实验一一位全加器的设计实验地点：第二实验楼405同组人员：孙腾坤一、实验目的通过次实验我们逐步了解、熟悉和掌握FPGA开发软件Quartus II 的使用及Verilog HDL的编程方法。

学习用Verilog HDL语言以不同的方式来描述1位全加器及电路的设计仿真和硬件测试。

二、实验原理和内容本实验的内容是建立一个1位全加器。

具体内容包括：（1）使用Quartus II建立工程、编写程序；（2）进行波形仿真验证；（3）进行硬件测试。

通过SmartSOPC试验箱上的按键KEY1~KEY3输入信号，分别为A、B和cin,并通过LED1~ＬＥＤ３指示相应的状态。

输出Ｓｕｍ和ｃｏｕｔ通过LED7和LED8指示（灯亮表示输入或输出为“1”）。

三、实验步骤（1）启动Quartus II建立一个空白工程，然后命名为full_add。

（2）新建Verilog HDL源文件full_add.v，输入程序代码并保存，然后进行综合编译。

若在编译过程中发现错误，则找出并更正错误，直至编译成功为止，并生成图形符号文件full_add.bdf。

（3）波形仿真验证。

（4）新建图形设计文件命名为full_add.bdf并保存。

微电子技术系（5）选择目标器件并对相应的引脚进行锁定，我们选Altera公司Cyclone系列的EP1C6Q240C8芯片，引脚锁定方法参考实验书后面的附录A引脚分配。

将为使用的引脚设置为三态输入（一定要设置否则可能损坏芯片）。

（6）将full_add.bdf设置为顶层实体。

对该工程文件进行全程便已处理。

若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。

（7）将跳线短接帽调解到JP6的KEY1~KEY3、LED0~ＬＥＤ２、LED6和ＬＥＤ７，使KEY1~KEY3、LED１~ＬＥＤ３、LED７、LED８与芯片对应的引脚相连。