采用Verilog HDL语言与DDS技术实现SPWM控制算法的FPGA设计

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采用Verilog HDL语言与DDS技术实现SPWM控制算法的FPGA设计随着信号处理技术及集成电路制造工艺的不断发展,全数字化SPWM(正弦脉宽调制)算法在调速领域越来越受到青睐。

实现SPWM控制算法的方法很多,其中模拟比较法因电路复杂、且不易与数字系统连接而很少采用;传统的微处理器因不能满足电机控制所要求的较高采样频率(≥1 kHz)而逐渐被高性能的DSP硬件系统所取代,但该系统成本高、设计复杂。

与传统方法相比,在现场可编程逻辑器件FPGA上产生一种新的SPWM控制算法,具有成本低、研发周期短、执行速度高、可扩展能力强等优点。

该技术进一步推动了变频调速技术的发展。

本文结合SPWM算法及FPGA的特点,以Actel FPGA作为控制核心,用Verilog HDL语言实现了可编程死区延时的三相六路SPWM全数字波形,并在Fushion StartKit开发板上实现了各功能模块,通过逻辑分析仪和数字存储示波器上验证了SPWM波形及死区时间,为该技术进一步应用和推广提供了一个平台。

1 Actel Fushion器件介绍
Actel Fushion系列器件是一款具有模拟功能的Flash架构FPGA,结合先进的Flash FPGA 数字技术和模拟技术,融合了FPGA数字内核、ADC、Flash存储器、模拟的I/O、RTC 等部分。

Fushion器件内部具有2 Mbit到8 Mbit不等的用户可用的Flash存储器;30个通道、最高12位精度、最高600 kS/s采样率的ADC;片内100 MHz的RC振荡器与PLL(锁相环)共同为FPGA提供时钟;Fushion内部40 bit的RTC除支持典型的RTC应用外,还可以控制片内1.5 V的电压调整器以实现低功耗的睡眠和唤醒模式。

这些特点极大地提高了单芯片的功能,简化了整个系统设计,大幅度减少了电路板面积和系统的总成本。

Fushion系列AFS600内部含有用户使用的容量为4 Mbit的Flash存储器,内部存储器模块以Flash memory Block(FB)形式划分,每个FB限制为2 Mbit的空间,用户可以单独使用每个FB块,也可以自行用逻辑来级联所有的FB块以构建大容量的Flash存储器。

Flash 存储器读操作可以从FB阵列、页面缓冲区或状态寄存器中读取数据。

2 数字系统电路总体设计方案。