6.1输入输出缓冲器

5
1 1 Kr
输入缓冲器:电平转换

Vit =
VTN 1 K r VDD VTP 1 1 Kr
VDD
逻辑阈值设计
VIH min VIL max Vit 1.4V 2
V in V ou t
t

求算导电因子比例
VDD 5V,VTN VTP 0.8V
NMOS管占用大量芯片面积； V VILmax 0.8V IHmin =2.0V 输入为VIHmin时有静态功耗
19
输出缓冲器

负载10PF，最终输出级的上升、下降时间是1ns 的 驱动电路的三种设计方案
20
输出缓冲器

性能比较
实际缓冲器的设计应从速度、功耗和面积综合考虑
21
输出缓冲器

采用梳状(叉指状)结构的大宽长比MOS 管 相当于把
宽度很大的 MOS管变成 多个并联的 小管子 ，减 小了多晶硅 线的RC延迟
•
•
NMOS管占用大量芯片面积
输入为VIHmin时有静态功耗
7
输入缓冲器：抑制输入噪声

用CMOS史密特触发器做输入缓冲器
8
输入缓冲器

Vin=0，Mn1,Mn2截止， Mp1,Mp2导通；Vx为（Vdd-Vtn）； Vout输出高电平



当Vin>=Vtn，Mn1导通， Mn2截止；Vx为Mn3和Mn1 分压值；Vout输出高电平 Vin=Vtn+Vx=V+，Mn2才 导通，Vout下降；Mn3逐渐 截止 这样电路走完靠右的一条 VTC
KN Kr 21.7 Kp
输入缓冲器：电平转换 1 1 K
Vin Vit =
r
VTN 1 K r VDD VTP
VTN 1 K r VDD VTP 1 1 Kr

K r VTN VDD VTP 1 Kr

改进电路
增加二极管，使 反相器上的有效电 源电压降低 PMOS加衬底偏 压，增大其阈值电 压的绝对值 增加反馈管MP2 ， 改善输出高电平
2
S CL / Cin
1/N
每级反相器的延迟时间 是：Stp 0
CL S N Cin .
tp NStp0 N CL / Cin
1/ N
tp0
17
输出缓冲器：反相器链

使tp最小的N与S的最优值
N ln(CL / Cin)

得到驱动大电容优化结果：根据CL和Cin，求出最 优反相器链级数N，每级尺寸增大S倍 一般情况下，每级尺寸增大2.72倍速度相对优化
无缓冲器 （单级反相 器驱动）
S (CL / Cin)1/N tp NStp0
N CL / Cin
有缓冲器 缓冲器级数
1/ N
tp0
tp / tp0
tp / tp0
10 100 1000 10000
10 100 1000 10000
6.3 12.5 18.8 25.0
2 5 7 9
第六章 CMOS I/O设计
输入缓冲器和输出缓冲器
1
输入输出缓冲器



联系芯片内部电路和封装管脚/PCB的功能电路 输入缓冲器：将来自PCB板的外部信号，通过 封装管脚---钝化层开孔（压焊点）/金属，缓 冲器，输入给芯片内部电路（反相器输入端） 输出缓冲器：将芯片内部的输出信号（反相器 的输出端），经过钝化层开孔/金属---封装管 脚，输出到PCB板上的其他电路 输入/输出缓冲器：二者功能的结合
9
输入缓冲器



Vin>=Vtn，Mn1导通， Mn2截止；Vx为Mn3和Mn1 分压值；Vout输出高电平 Vin=Vtn+Vx=V+ 计算Vx：Mn1和Mn3都处于 饱和区，列出直流电流相等 公式，利用上式，求出V+
V

VDD K r VTN 1 Kr
10
史密特触发器：输入缓冲器
一般用多级反相器构成的 反相器链做输出缓冲器

15
输出缓冲器

驱动不同负载电容时，输入/输出电压波形及 充放电电流

使反相器链逐级增大相同的比例 ，则每级反 相器有近似相同的延迟 ，有利于提高速度
16
输出缓冲器

t p 0为反相器驱动一个
相同反相器负载的 延迟时间
逐级增大S倍的反相器链
C1 SCin , C2 S Cin ,
2
CMOS集成电路的I/O设计

输入缓冲器 输出缓冲器 ESD保护电路 三态输出的双向I/O缓冲器
3
输入缓冲器

两方面作用 电平转换接口 过滤外部信号噪声
4
输入缓冲器:电平转换


将来自其它芯片的TTL电平，正确识别并输 入CMOS芯片 电平兼容 TTL电路逻辑摆幅小 VILmax 0.8V VIHmin =2.0V CMOS电路摆幅（VDD=5V）

转换电平
V

VDD K r VTN 1 Kr K r VDD VTP 1 K r
V


V V V , V V 噪声容限 NHM DD NLM

回滞电压
VH V V , V VH 2
11
史密特触发器做输 入缓冲器

利用回滞电压特性抑制输入噪声干扰
22
输出缓冲器
不同结构输出级MOS管对电路速度的影响
23
本节总结
输入缓冲器：电平转换/抑制噪声 输出缓冲器 ：提高驱动能力

24
S (CL / Cin)
1/N
e 2.72

如果满足速度要求，可以减少N，适当增大S，以减 少面积和功耗
如果对最终输出级的上升、下降时间有要求，根据 时间要求和负载大小，设计出最终输出级反相器的 18 尺寸，再设计前几级电路

N ln(CL / Cin)
输出缓冲器
CL / Cin
12
Noise Suppression using Schmitt Trigger
13
CMOS集成电路的I/O设计

6.1 输入缓冲器
6.2 输出缓冲器 6.3 ESD保护电路 6.4 三态输出的双向I/O缓冲器
源自文库
14
输出缓冲器

在驱动很大的负载电容时，需要设计合理的输 出缓冲器 提供所驱动负载需要的电流 使缓冲器的总延迟时间最小