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《EDA技术及应用》课程设计指导书电子信息教研室前言《EDA技术及应用》是电子信息工程专业的必修课之一，它的理论性和实践性很强，只有通过实践才能较深入地理解和掌握本课程的基本内容。
《EDA技术及应用》课程设计就是为解决这个问题而设置的。
通过本课程的设计，增加学生的实际知识，提高学生的动手能力，培养学生独立分析和解决问题的能力，为以后的工作打下良好的基础。
目录一、课程设计的任务和目标： (4)二、教学内容及安排 (4)三、课程设计的内容 (5)四、课程设计基本要求： (8)五、课程设计注意事项 (9)一、课程设计的任务和目标：《EDA技术及应用课程设计》是配合《EDA技术及应用》课程的实践性环节，是电子信息、自动化、机械制造及其自动化专业专业的专业基础类必修的实践环节。
通过课程设计使学生运用所学理论知识完成一个EDA系统的设计与调试，熟悉和掌握EDA应用系统的开发方法和过程，从而培养学生利用单片机解决问题的基本思路和应用开发能力，培养学生综合运用知识、动手能力和解决实际问题的能力。
二、教学内容及安排本课程设计要求学生设计一个单片机应用系统，完成相对完整的测试、控制任务。
课程设计内容包括：（1）选题；本课程设计中提供给学生一系列基本题目，并启发和鼓励学生参与题目的设计和确定，使课程设计的任务既能贴近工程应用实际，又能兼顾学生的兴趣，由指导教师结合课程设计的要求调整确定。
约占2学时。
（2）方案设计；学生围绕自己的题目检索收集资料，进行调研，提出系统总体方案设计，选择最优方案。
4学时。
（3）软硬件系统设计与调试；总体方案确定后，设计完成硬件原理图，并在试验应用板上连接好硬件系统。
设计完成软件程序流程，并编写出相应的程序。
完成软硬件系统的联机调试，实现选题的设计目标。
约占12学时。
（4）课程设计论文的编写；学生根据自己的题目撰写课程设计论文，陈述设计思想和解决问题的方案、方法，画出系统原理电路图、程序流程图；写出调试结果及分析，附参考文献。
EDA(VHDL)课程设计指导书使用专业：电子信息工程指导教师：林海波吕晓丽电子信息教研室一、EDA课程设计的目的通过实践进一步学习基于VHDL语言和CPLD/FPGA器件设计数字电路的基本知识和方法，掌握相关EDA设计工具软件的使用和设计流程；了解用VHDL设计数字逻辑电路与传统数字电路设计的差别和应用范围；掌握用VHDL和CPLD/FPGA设计数字电路的方法、编译及仿真过程，培养学生笃行务实的科研精神和实践能力以及设计、分析和纠错能力。
二、EDA课程设计的任务1．基于FPGA的半整数分频器设计（必选题目）设计任务要求：设有一个5MHz(或7、9、11、13、15、17、19、21、23、25、27MHz)的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5（或3.5、4.5、5.5、6.5、7.5、8.5、号设计9.52报警钟，采用VHDL及相关工具软件完成设计。
时钟信号提供秒信号（1H Z）；四位数码管静态显示,高位high(3 downto 0)显示分,低位low （3 downto 0）显示秒。
3．四组数字智力抢答器的VHDL设计（每班1-25号的双号选择）系统设计要求：(1) 采用VHDL及相关工具软件，设计一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。
(2) 电路具有第一抢答信号的鉴别和锁存功能。
(3) 设置计分电路（根据实验箱条件，可以只完成二路计分电路设计）。
(4) 设置犯规电路（选作）。
4．十字路口交通灯控制器的VHDL设计（每班26号以后的单号选择）系统设计要求:采用VHDL及相关工具软件，设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器，具体要求如下：(1)主、支干道各设有一个绿、黄、红指示灯，两个显示数码管。
(2)主干道处于常允许通行状态，而支干道有车来才允许通行。
(3)当主、支道均有车时，两者交替允许通行，主干道每次放行45s，支干道每次放行25s，在每次由亮绿灯变成亮红灯的转换过程中，要亮5s的黄灯作为过渡，并进行减计时显示。
EDA技术课程设计指导书一、课程设计的目的及要求《EDA技术》是电子应用类选修模块的一门重要的技术基础课程，也是应用电子技术、自动控制、计算机应用及通信工程等专业的技术基础课程。
课程设计的目的是通过前面对本课程的学习，学生已经掌握了可编程逻辑器件的基本知识、基本结构和工作原理，可编程逻辑器件的设计过程，基本EDA工具软件的使用方法以及初步学会运用VHDL进行数字电子系统描述的方法。
但是这种认识是很肤浅很抽象的，需要对课堂讲授的理论知识通过实践和实物予以验证，以便加深对专业学习的理解。
本课程设计就是使学生实际动手设计数字电路，熟练掌握VHDL语言的实际应用方法，了解FPGA的基本构成，掌握EDA实验箱的硬件配置及MAX plus II软件平台的使用方法，使学生综合运用所学知识，培养利用EDA 技术解决实际问题的初步能力。
为今后运用现代化手段从事有关数字电子系统方面的设计和研究开发工作打下基础。
二、课程设计的任务1．培养学生综合运用所学专业知识解决实际问题的能力；2．使学生初步掌握开展科学研究的工作步骤和基本方法；3．初步培养学生正确表达技术路线和研究成果的能力；4．初步培养学生生探索科学技术前沿问题的兴趣；5．基本掌握硬件描述语言，可编程逻辑器件，及其开发环境。
三、课程设计题目（一）数字锁1. 任务和要求数字锁即电子密码锁，锁内有若干密码，所用密码可由用户自己选定。
数字锁有两类：一类是并行接收数据，称为并行锁；一类是串行接收数据，称为串行锁。
如果输入代码与锁内密码一致，锁被打开；否则，应封闭开锁电路，并发出报警信号。
设计一个8位串行数字锁，并验证其操作。
具体要求如下：(1) 开锁代码为位二进制数，当输入代码的位数和位置与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮指示灯。
否则，系统进入”错误”状态，并发出报警信号。
(2) 开锁程序又设计者确定，并要求锁内给定的密码是可调的，且预置方便，保密性好。
<<EDA技术>> 实验指导书电子信息工程学院序言《EDA技术及应用实验指导书》是与理论课程《EDA技术》配套开出的，是电信专业的一门专业实验课程，对电信专业的学生具有非常重要的作用。
本实验课与理论课同时进行，与理论课有着较密切的联系。
因此同学们在做本实验之前必须具备以下的基础知识：1、数字电路的基础知识；2、电子计算机常用操作系统的使用方法；3、一定的英语基础；4、必须有一定的理论知识做基础，与理论课同时进行。
PLD（可编程逻辑器件）是与ISP（在系统可编程）技术和EDA（电子设计自动化）工具紧密结合、同时进行的。
它代表了数字电信领域的最高水平，给数字电路的设计带来了革命性的变化。
从70 年代第一片可编程逻辑器件PROM的诞生到现在的CPLD/FPGA，数字系统的设计发生了本质的变化。
从传统的对电路板的设计到现在的基于芯片的设计，使得数字系统设计的效率大大提高，产品更新速度大大加快，设计周期大大变短。
所以同学们学习本课程有着非常重要的意义。
本实验不同于其它实验，他的实验手段和实验方法都有了重大的变化，主要体现在以下几个方面：首先：实验方法不同本实验是在PC平台上，用原理图或文本进行输入，然后进行编译，通过之后再进行波形仿真，如有缺陷，再回过头去对源文件进行修改。
其流程图如下：其次：实验手段不同本实验是利用ISP技术、采用EDA工具、应用PLD 器件，在PC平台上进行的。
第三、本实验课的目的学生学习完本实验课后，应达到如下的要求：1、能熟练使用本实验的配套EDA软件Mux+plusⅡ；2、掌握PLD 芯片的基本使用方法，能用现代数字系统的设计方法进行基本的数字系统设计；3、掌握图形编辑和VHDL文本编辑两种设计方法，重点是VHDL文本编辑；4、具备基本的开发能力，为后续学习打下坚实的基础。
实验规则为了维护正常的实验教学次序，提高实验课的教学质量，顺利的完成各项实验任务，确保人身、设备安全，特制定如下实验规则：一、实验前必须充分预习，完成指定的预习内容，并写出预习报告，预习要求如下：1、认真阅读本实验指导书，分析掌握本次实验的基本原理；2、完成各实验预习要求中指定的内容；3、熟悉实验任务。
EDA实训指导书根据课程教学大纲中实训教学大纲的具体要求，为了更好地开展实训教学工作，特制定本实训指导书。
《EDA实训》是一门实践操作性很强的技术基础课，主要培养学生电子线路设计工作以及对Protues设计软件的掌握能力，并可以独立实现电路原理图设计以及仿真。
教学中除了讲授必要的基本理论，基本知识外，主要是上机实践环节，它对学生掌握基本理论，运用基本知识，训练基本技能，增强实验能力、综合应用能力和创新意识都有着至关重要的作用。
本指导书适用于我院汽电、机电等专业。
一：实验目的学习Proteus仿真环境二：实验原理仿真环境三：实验设备Windows XP 软硬件开发平台Proteus四：实验过程1. Proteus 仿真与分析1、Proteus软件的安装与运行先按要求把软件安装到计算机上，安装结束后，在桌面的“开始”程序菜单中，单击运行原理图(ISIS 7 Professional)或PCB (ARE 7 Professional)设计界面。
ISIS 7 Professional在程序中的位置如图1所示。
图1 ISIS 7 Professional 在程序中的位置2、Proteus 的主界面简介3. 元件的拾取在桌面上选择【开始】→【程序】→“Proteus 7 Professional ”，单击蓝色图标“ISIS 7 Professional ”打开应用程序。
ISIS Professional 的编辑界面如图3所示图3用鼠标左键单击界面左侧预览窗口下的“P”按钮，如图4所示，会弹出“Pick Device”(元件拾取)对话框，如图5所示。
图5 元件拾取对话框ISIS 7 Professional的元件拾取就是把元件从元件拾取对话框中拾取到图形编辑界面的对象选择器中4、下面把元件从对象选择器中放置到图形编辑区中。
用鼠标单击对象选择区中的某一元件名，把鼠标指针移动到图形编辑区，双击鼠标左键，元件即被放置到编辑区中。
《电子设计自动化》课程设计指导书课程名称：电子设计自动化/Electronic System Design and Testing周数/ 学分：2/2先修课程：电子设计自动化适应专业：电子信息科学与技术专业、通信工程专业开课单位：信息工程学院一、课程设计的目的通过《电子设计自动化》课程设计，使学生能够掌握FPGA应用系统的开发过程。
要求学生经过课程设计的教学环节进一步理解FPGA应用系统的工作原理。
使学生理解课题教学的理论内容，针对所选课题，能够按照FPGA的开发流程和VerilogHDL语言建模、仿真、综合、下载、配置，用EDA6000实验箱上的FPGA系统实现相应功能，可以起到综合运用各种技术和知识的作用。
二、课程设计的内容和要求针对一个电子应用系统，进行FPGA硬件和软件设计并能动手调试。
课程设计题目由指导教师提供，一般1人一组。
参考题目如下：1．交通灯控制器设计要求:设计一个具有四种信号灯的交通灯控制器。
设计要求是：由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、黄、左拐允许四盏信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外，左拐灯亮允许车辆向左拐弯。
信号灯变换次序为：主支干道交替允许通行，主干道每次放行40S，亮5S红灯让行驶中的车辆有时间停到禁行线外，左拐放行15秒，亮5S红灯；支干道放行30S，亮5S黄灯，左拐放行15秒，亮5S红灯……。
各计时电路为倒计时显示。
系统框图硬件系统示意图2.出租车自动计费器图1-2具有四种信号灯的交通灯控制器硬件系统示意图图1-1具有四种信号灯的交通灯控制器系统框图设计一个出租车自动计费器，计费包括起步价、行车里程计费、等待时间计费三部分，用三位数码管显示总金额，最大值为99.9元。
起步价为5.0元，3公里之内按起步价计费，超过3公里，每公里增加1元，等待时间单价为每1分钟0.1元。
用两位数码管显示总里程，最大值为99公里，用两位数码管显示等待时间，最大值为99分钟。
实验一Quartus II开发环境入门一、实验目的1、了解QuartusII软件及基本操作2、熟悉图形编辑器Block Builder/Schematic File的设计输入3、掌握电路的编译和适配4、掌握电路仿真与时序分析5、熟悉3/8线译码器工作原理和五人表决器设计二、实验原理1、以3/8线译码器为例，总体思路以EP1C3中的三个拨位开关，SW3，SW2,SW1为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在七个彩灯上显示。
2、三、实验步骤主要仪器和设备：计算机，EDA实验箱。
步骤一：1、建立工程，设计输入。
选择菜单“File”→“New Preject Wizard”将设计文件加入工程中：点击下方的“Next” 按钮，在弹出的对话框中点击“File”栏的按钮，将此工程相关的所有VHDL文件加入进此工程(如果有的话)。
Cyclone系列的EP1C3T144C8按下“Next”后，出现仿真工具选择对话框。
不作任何选择。
4、完成设置点击“Next”后，完成工程的设定，点击“finish”。
步骤二：1、选择File/New或点击主菜单中的空白图标，进入新建程序文件状态，选择VHDL file 。
VHDL程序文件的扩展名是：* .vhd程序代码：-- A simple 3 to 8 decoderlibrary ieee;use ieee.std_logic_1164.all;entity decoder isport ( inp: in std_logic_vector(2 downto 0);outp: out std_logic_vector(7 downto 0)); end decoder;architecture behave of decoder isbeginoutp(0) <= '1' when inp = "000" else '0';outp(1) <= '1' when inp = "001" else '0';outp(2) <= '1' when inp = "010" else '0';outp(3) <= '1' when inp = "011" else '0';outp(4) <= '1' when inp = "100" else '0';outp(5) <= '1' when inp = "101" else '0';outp(6) <= '1' when inp = "110" else '0';outp(7) <= '1' when inp = "111" else '0';end behave;步骤三：1、选择菜单“File”→“New ” →“ Schematic File”，即弹出原理图编辑框。
目录1 前言 (1)2 总体方案设计 (4)2.1 方案比较 (4)2.1.1 方案一 (4)2.1.2 方案二 (5)2.1.3 方案三 (6)2.2 方案论证 (7)2.3 方案选择 (7)3 单元模块的设计 (7)3.1 抢答器鉴别模块 (8)3.2 抢答计时模块 (9)3.3 报警模块 (10)4 软件设计 (12)4.1软件设计原理及设计所用工具 (12)4.2 设计思路 (13)4.3 软件设计流程图 (14)5 系统调试 (15)5.1 硬件调试 (15)5.2 软件调试 (16)6 系统功能、指标参数 (16)6.1 实现功能 (16)6.2 指标参数 (17)6.3 指标参数分析 (17)7设计总结 (17)参考文献 (19)附录 (20)相关设计图 (20)软件程序 (21)1 前言随着各种智益电视节目的不断发展，越来越多的竞赛抢答器派上了用场。
抢答器不仅体现了选手之间的公平抢答，而且能节目现成紧张而活跃的气氛，增强节目的趣味性，让观众看得更有乐趣从而达到提高收视率的效果。
可见，抢答器在现实生活中确实很实用，而且运用前景非常广泛。
抢答器是为智力竞赛参赛者答题时进行抢答而设计的一种优先判决器电路。
竞赛者可以分成若干组，抢答时各组对主持人提出的问题在最短时间内做出判断，并按下抢答按键回答问题。
当第一个人按下按键后，则在显示器上显示该组的号码，同时将其他按键封锁，使其不起作用。
若在抢答时间内无人抢答，则报警信号发出警报。
回答完问题后，由支持人将其按按键恢复，重新开始下一轮抢答。
EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
EDA技术作为现代电子设计最新技术的结晶，其广阔的应用前景和深远的影响已经毋庸置疑它在信息工程类专业中的基础地位和核心作用也逐渐被人们所认识，它以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
目录1 前言（绪论）······················错误！未定义书签。
2 总体方案设计······················错误！未定义书签。
2.1编码总量的确定···················错误！未定义书签。
2.2编码制式的选择···················错误！未定义书签。
2.3误码输入的保护措施·················错误！未定义书签。
3 电子密码锁的设计与仿真·················错误！未定义书签。
《EDA技术》课程设计.学生指导书教材：《EDA技术实用教程——VHDL版（第四版）》潘松黄继业编著1 QuartusII基本设计流程（参见教材P95）【示例】利用VHDL语言设计一个带有异步复位、使能和同步加载功能的十进制加法计数器。
VHDL 源程序教材P88例3-20。
1.1 建立工作库文件夹和编辑设计文件1.2 创建工程1.3 编译前设置1.4 全程编译1.5 时序仿真1.6 应用RTL电路图观察器2 引脚设置与硬件验证（参见教材P104）2.1 开发系统与器件引脚配置说明注：计数器时钟使用KH –61001实验箱中TTL输出端。
面板调节：FUNCTION（脉冲）、RANGE （10）、FREQUENCY（min）。
2.2 引脚锁定注：因按键数量不够，硬件不进行预置数据功能测试。
2.3 编译文件下载3 课程设计1（参见教材P140）7段数码显示译码器设计3.1 设计目的学习7段数码显示译码器设计，学习VHDL的CASE语句应用及多层次设计方法。
3.2 设计原理3.3 设计任务和设计参考·设计内容1：（1）利用VHDL语言设计一个带异步清零和使能控制的4 位二进制加法计数器CNT4B；（2）设计仿真、引脚锁定和硬件测试；（3）生成模块符号CNT4B。
注1：VHDL编程参考教材P86例3-19和P88例3-20，生成符号参考教材P140图4-75。
注2：计数器时钟使用KH – 61001实验箱中TTL输出端。
注3：引脚锁定：设计内容2：（1）利用VHDL语言设计一个7段数码显示译码器；（2）设计仿真、引脚锁定和硬件测试；（3）生成模块符号DECL7S。
注1：VHDL编程结构参考教材P73例3-5真值表描述方法和CASE语句，生成符号参考教材P140图4-75。
注2：计数器时钟使用KH – 61001实验箱中TTL输出端。
注3：硬件测试4位二进制数码采用软件设置方法，例如设置INA <= "0101"。
《EDA基础》课程设计指导书中原工学院信息商务学院2008年7月4位加法器的设计一、设计目的本课程设计的目的，旨在通过上机实验，使学生加深理解EDA技术的基本方法，帮助和培养学生建立利用原理图进行电路设计的基本方法和利用EDA工具软件（MAX+plusⅡ或Quartus7.2）设计简单数字电子系统的能力。
通过该课程设计，使学生掌握原理图输入法及层次化设计的操作步骤，掌握设计电路原理图的编辑、编译、仿真等操作方法，为以后从事有关数字电子系统方面的设计和研究开发工作打下基础。
二、设计任务以Altera公司的MAX+plusⅡ或Quartus7.2为工具软件，采用原理图输入法设计一个4位的加法器，该四位加法器由以下三个步骤完成：（1）采用原理图输入法设计半加器h_adder，生成元件符号，并仿真验证设计结果；（2）采用层次化原理图输入法设计1位全加器f_adder，生成元件符号，并仿真验证设计结果；（3）在1位全加器的基础上，设计4位加法器。
三、设计步骤1. 半加器的设计（1）元件选择在MAX+plus II工具软件的元件库中已经有与门、或门、与非门和异或门等元件，在设计中可直接调用这些元件，实现电路设计。
图1 半加器原理图在元件选择对话框的符号库“Symbol Libraries”栏目中，用鼠标双击基本元件库文件夹“d:\maxplus2\max2lib\prim”后，在符号文件“Symbol Files”栏目中列出了该库的基本元件的元件名，例如and2(二输入端的与门)、xor(异或门)、VCC(电源)、input(输入)和output(输出)等。
在元件选择对话框的符号名“Symbol Name”栏目内直接输入xor，或者在“Symbol Files”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号。
用上述同样的方法也可以得到其他元件符号。
（2）编辑半加器的原理图半加器逻辑电路图如图1所示，它由1个异或门和1个与门构成，a、b是输入端，SO是和输出端，CO是向高位的进位输出端。
在元件选择对话框的符号名“Symbol Name”栏目内直接输入xor，或者在“Symbol Files”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号。
用上述同样的方法也可以得到与门及输入端和输出端的元件符号。
用鼠标双击输入或输出元件中原来的名称，使其变黑后就可以进行名称修改，用这种方法把两个输入端的名称分别更改为“a”和“b”，把两个输出端的名称分别更改为“SO”和“CO”，然后按照图1所示的半加器逻辑电路的连接方式，用鼠标将相应的输入端和输出端及电路内部连线连接好，并以“h_adder．gdf”(注意后缀是．gdf)为文件名，存在自己建立的工程目录d:\myeda\mygdf内。
进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。
（3）编译设计图形文件设计好的图形文件一定要通过MAX+plus II的编译。
在MAX+plus II集成环境下，执行“MAX+plus”菜单下的“Compiler”命令，在弹出的编译对话框中单击“Start”按钮，即可对h_adder．gdf文件进行编译。
在编译中，MAX+plus II自动完成编译网表提取(Compiler Netlist Extractor)、数据库建立(Database Builder)、逻辑综合(Logic Synthesizer)、逻辑分割(Partitioner)、适配(Fitter)、延时网表提取(Timing SNF Extractor)和编程文件汇编(Assembler)等操作，并检查设计文件是否正确。
存在错误的设计文件是不能将编译过程进行到底的，此时计算机会中断编译，并在编译(Compiler)对话框中指出错误类型和个数。
（4）生成元件符号在MAX+plus II集成环境下，执行“File”菜单下的“Create Default Symbol”命令，将通过编译的GDF文件生成一个元件符号，并保存在工程目录中。
这个元件符号可以被其他图形设计文件调用，实现多层次的系统电路设计。
（5）功能仿真设计文件仿真，也称为模拟(Simulation)；是对电路设计的一种间接的检测方法。
对电路设计的逻辑行为和功能进行模拟检测，可以获得许多设计错误及改进方面的信息。
对于大型系统的设计，能进行可靠、快速、全面的仿真尤为重要。
①建立波形文件进行仿真时需要先建立仿真文件。
在Max+p1us II环境执行“File”的“New”命令，再选择弹出的对话框中的Waveform Editor fi1e项，波形编辑窗口即被打开。
②输入信号节点在波形编辑方式下，执行“Node”的“Nodes from SNF”命令，弹出输入节点“Enter Nodes from SNF”对话框，在对话框中首先单击“List”按钮，这时在对话框左边的“Available Nodes＆Groups” (可利用的节点与组)框中将列出该设计项目的全部信号节点。
若在仿真中只需要观察部分信号的波形，则首先用鼠标将选中的信号名点黑，然后单击对话框中间的“=>”按钮，选中的信号即进入到对话框右边的“Selected Nodes＆Groups”(被选择的节点与组)框中。
如果需要删除“被选择的节点与组”框中的节点信号，也可以用鼠标将其名称点黑，然后单击对话框中间的“<="按钮。
节点信号选择完毕后，单击“OK”按钮即可。
③设置波形参量在波形编辑对话框中调入了半加器的所有节点信号后，还需要为半加器输入信号a和b设定必要的测试电平等相关的仿真参数。
如果希望能够任意设置输入电平位置或设置输入时钟信号的周期，可以在Options选项中，取消网格对齐Snap to Grid的选择(取消钩)。
④设定仿真时间宽度在仿真对话框，默认的仿真时间域是1μS。
如果希望有足够长的时间观察仿真结果，可以选择“File”命令菜单中的“End Time”选项，在弹出的“End Time”对证框中，填入适当的仿真时间域(如5μS)即可。
⑤加入输入信号为输入信号a和b设定测试电平的方法及相关操作如教材图2.31所示，利用必要的功能键为a和b加上适当的电平，以便仿真后能测试so和co输出信号。
⑥波形文件存盘以“h_adder．scf”(注意后缀是．scf)为文件名，存在自己建立的工程目录d:\myeda\mygdf内。
在波形文件存盘时，系统将本设计电路的波形文件名自动设置为“h_adder.scf”，因此可以直接单击确定按钮。
⑦进行仿真波形文件存盘后，执行“Max+p1us II”选项中的仿真器“Simulator”命令，单击弹出的“仿真开始”对话框中的“Start”按钮，即可完成对半加器设计电路的仿真，可通过观察仿真波形进行设计电路的功能验证。
2. 1位全加器的设计（1）编辑1位全加器的原理图1位全加器可以用两个半加器及一个或门连接而成。
其原理图如图2所示。
在Quartus7.2图形编辑方式下，在用户目录中找到自己设计的半加器元件h_adder，并把它调入原理图编辑框中（调入两个），另外从d:\maxplus2\max2lib\prim元件库中调出一个两输入端的或门，并加入相应的输入和输出元件，按照图2所示电路连线，得到1位全加器电路的设计结果。
电路中的a和b是两个1位二进制加数输入，cin是低位来的进位输入，sum是和输出，cout是工作进行到一定阶段或告一段落时，需要回过头来对所做的事情认真地分析研究一下，肯定成绩，找出问题，归纳出经验教训，提高认识，明确方向，以便进一步做好工作，向高位进位输出。
（2）设计文件存盘与编译完成1位全加器电路原理图的编辑后，以f_adder．gdf为文件名将1位全加器电路原理图设计文件保存在工程目录中，“.gdf”表示图形文件。
进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，操作者不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是初学者上机实验时最容易忽略和出错的地方。
图2 1位全加器原理图全加器的原理图文件包括两个层次的设计。
半加器h_adder.gdf是底层设计文件，全加器f_adder.gdf是顶层设计文件。
在编译顶层文件之前要设置此文件为顶层文件，操作方法是先打开f_adder.gdf，执行“file”菜单下“project”的“set project to current file”命令即可。
完成图形文件编辑并存盘后，执行MAX+plus II的“Compiler”命令对设计文件进行编译，检查设计文件中的错误。
如果设计文件不存在错误，则可以开始进一步对设计文件进行网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配(结构综合)、时序仿真文件提取和编程下载文件装配等操作。
在Quartus7.2集成环境下，执行“File”菜单中的“Create Default Symbol”命令，可为通过编译的图形设计文件产生一个元件符号，并被保存在工程目录中，该元件符号可以被其他电路系统设计调用，成为该系统的一个基本元件。
其输入／输出端口名由系统自动改为大写字母。
（3）仿真设计文件在Quartus7.2波形编辑方式下，编辑f_adder．gdf的波形文件，并完成输入信号a、b和cin输入电平的设置。
波形文件编辑结束后也要将波形文件保存在工程目录中，在存盘操作时，系统会自动将当前设计的文件名作为波形文件名，并以.scf为文件类型(例如1位全加器的波形文件是f_adder.scf)，所以操作者可以直接单击“OK”按钮结束波形文件的存盘操作。
波形文件存盘后，执行启动仿真器“Simulator”命令开始仿真，可通过观察仿真波形进行设计电路的功能验证。
3. 4位加法器的设计4位加法器的设计中，全加器成为底层文件ain[3..0]和bin[3..0]是两个4位二进制输入端，cin是低位来得进位输入端，sum[3..0]是4位和输出端，cout是向高位进位的输出端。
原理图如图3所示。
图3 4位加法器原理图ain[3..0]的右边连接了一条粗的信号线，表示该信号与有ain[3]～ain[0]文字标注的4个全加器的ain输入端连接。
同理bin[3..0]和sum[3..0]。
粗线表示多条信号线组成的总线，细线表示单信号线。
用鼠标左键单击信号线，使之变成红色，然后在红线上单击右键，选择“line style”命令，然后选择相应的粗或细信号线即可。
