ISE14.4简易开发流程

硬件设计工具。

相对容易使用的、首屈一指的PLD设计环境！ ISE将先进的技术与灵活性、易使用性的图形界面结合在一起，不管您的经验如何，都让您在最短的时间，以最少的努力，达到最佳的硬件设计。

ISE工程设计流程下面主要概述ISE的基本开发流程以及在开发过程中的各个阶段需要用到的工具软件。

图4.29 说明了利用Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。

图4.29 ISE的工程设计流程1）图形或文本输入(Design Entry)Xilinx ISE软件界面(2张)图形或文本输入包括原理图、状态机、波形图、硬件描述语言（HDL），是工程设计的第一步，ISE集成的设计工具主要包括HDL编辑器（HDL Editor）、状态机编辑器（StateCAD）、原理图编辑器（ECS）、IP核生成器（CoreGenerator）和测试激励生成器（HDL Bencher）等。

常用的设计输入方法是硬件描述语言（HDL）和原理图设计输入方法。

原理图输入是一种常用的基本的输入方法，其是利用元件库的图形符号和连接线在ISE软件的图形编辑器中作出设计原理图，ISE中设置了具有各种电路元件的元件库，包括各种门电路、触发器、锁存器、计数器、各种中规模电路、各种功能较强的宏功能块等用户只要点击这些器件就能调入图形编辑器中。

这种方法的优点是直观、便于理解、元件库资源丰富。

但是在大型设计中，这种方法的可维护性差，不利于模块建设与重用。

更主要的缺点是：当所选用芯片升级换代后，所有的原理图都要作相应的改动。

故在ISE软件中一般不利用此种方法。

为了克服原理图输入方法的缺点，目前在大型工程设计中，在ISE软件中常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog HDL。

Xilinx ISE使用流程（从新建项目到仿真执行）最近在忙着做毕业设计（计算机专业，非电子专业），从小就喜欢电子技术，但由于之前没有接触过FPGA，所以特意跑书店买了一本《Xilinx FPGA数字设计》一书，这本书同时用VHDL和Verilog HDL两种语言讲解，使用的示例非常简洁明了，是一本非常适合入门的图。

我在学习VHDL的时候，发现网上资料很少，所有决定把自己所学的知识和心得分享给广大网友，以便初学FPGA的同学们可以快速掌握Xilinx ISE工具的应用。

注意：阅读本篇文章需要数字电路和C语言等语言基础，本篇文章的代码示例出自《Xilinx FPGA数字设计》，请大家尊重版权。

我使用的Xilinx版本为ISE 14.2。

1、新建项目单击File->New Project，弹出New Project Wizard向导界面。

在Namel一栏中输入gate，location目录选择D:\vhdl\simple1\gate，working Directory选择D:\vhdl\simple1\gate，Top-level source type:选择HDL，即硬件描述语言单击Next，选择芯片型号和封装等，其中，芯片大家可以选择自己喜欢的，Synthesis Tool（综合工具）选择XST (VHDL/Verilog)，Simluator(仿真工具)选择ISim (VHDL/Verilog)，当然你也可以选择Modesim工具，Preferred Language（偏好语言）选择VHDL，VHDL Source Analysis Standard（VHDL语言分析标准）选择VHDL-200X单击Next，进入Project Summary页面，单击Finish，这一节我就不截图了。

进入程序主界面，我们可以看到一个空视图（Empty View），如下图：接下来我们要添加源代码了，在Hierarchy(层级)面板中选中XC6SLX16-3CSG324节点，右键单击New Source菜单，弹出New Source wizard向导界面，选中VHDL Module树节点，在右侧的File name输入gate。

ISE 详细步骤、作用及其理解这里把仿真单独编号1）新建工程2）生成原文件手段CORE Generator ModuleLanguage Templates3）check syntax①Behavioral simulate我觉得从Synthesis and Simulation Design Guide 文件看，应该先RTL Simulation (that is, Behavioral simulate )。

其实没有关系，综合和RTL 仿真的顺序无所谓，这两个不一定要谁在前己见：注意跑行为仿真前是不需要综合的，仅是RTL 代码仿真参考：[In-Depth Tutorial] Chapter 4 P914）Synthesis步骤：Entering Constraints (xcf 格式) -> Entering Synthesis Options -> Synthsizing参考：[In-Depth Tutorial]P43-P50我觉得这里的constraints 是synthesis constraints：《cgd》p18已见：参《Xilinx ISE FPGA/CPLD 设计指南（人民邮电）》P31综合是把HDL 描述转化为使用基本门电路以及厂家库提供的基本单元进行描述的网表(Netlist)的过程。

综合时需要附加一定的约束，指导综合过程的进行，最常用的约束有管脚位置约束和附加时序约束②Post- Synthesis Simulation这里以《夏宇闻》第17 章的设计为例，前面行为仿真时可以直接仿真cputop 模块（专为仿真写的，不可综合），但在synthesize 时，必须把cpu 模块Set as Top Module,因为cputop 模块是不可综合的，然后点击Generate Post-Synthesis Simulation Model,可以注意到原文件夹下会生成netgen 文件夹，打开会发现有synthsis 文件夹，里面有cpu_文件，这个文件是专门用来仿真的。

实验一ISE安装和开发流程FPGA实验培训讲义利用RCII-SP3S400开发板做FPGA实验，应具备一些条件：1、应用此开发板应该具备的基础知识1）HDL相关知识：FPGA的设计与应用涉及到软件和硬件相关的知识，要求学员具备了一定的Verilog或VHDL基础。

如果没有这方面的基础，可以利用课余时间把相关内容补上。

2）电路相关知识：由于用FPGA开发板做实验，可能要涉及到硬件的测试等，这要求学员对开发板的整个结构和原理图要有个充分的了解，有利于硬件的调试和测试。

3）接口协议该开发板提供了相关标准接口，如串口、LCD、USB 等，如果要用这些接口，希望对大家能对这些接口协议有了基本的了解，有助于相关实验的进行。

4）FPGA知识对FPGA的内部结构和相关资源的了解，能充分利用FPGA的资源，可加速实验的进展。

所以建议学员对FPGA的基本结构和性能有个大体了解。

2、使用开发板前的准备工作：1）设计软件的安装使用此开发板前，首先确保已安装了相关的设计软件，在开发包中提供现在主流的一些设计软件，包括：ISE12.2、ModelSim、Synplify，ChipScope 和Xilinx EDK，其中ISE12.2为Xilinx 公司专门用于FPGA 开发的工具，ModelSim 和Synplify是目前应用比较广泛的仿真工具和综合工具，ChipScopePro 是一个功能很强大的在线逻辑分析工具，在FPGA 的调试阶段很有用，如果没有安装这些软件，请先安装上述软件。

建议先装ISE，再装其它的辅助工具。

2）熟悉开发板的硬件环境参照提供的原理图，对照开发板，了解一下FPGA外围器件和接口的配置，对电路板的整体情况有个了解，便于以后的开发。

特别是FPGA的供电电路以及FLASH的配置方法，有助于以后做相关FPGA 的开发。

3）利用本开发板进行FPGA实验的安排利用本开发板的实验分为四个节点，不同的节点侧重点不同，学习的内容和深度也有所不同。

FPGA设计开发软件ISE使用技巧之：ISE软件的设计流程
6.3 ISE软件的设计流程
公司的ISE软件是一套用以开发Xilinx公司的&的集成开发软件，它提供应用户一个从设计输入到综合、布线、、下载的全套解决计划，并很便利地同其他工具接口。

其中，原理图输入用的是第三方软件ECS;状态图输入用的是
StateCAD;HDL综合可以用法Xilinx公司开发的XST、Synopsys公司开发的FPGA Express和Synplicity公司的Synplify/Synplify Pro等;
测试激励可以是图形化的HDL Bencher，也可以由用户提供测试代码;
通过 XE(Xilinx Edition)或ModelSim SE举行仿真。

Xilinx为ModelSim预留了接口，可以挺直在ISE环境中打开，用法十分便利。

并且ModelSim支持综合前、后仿真，以准时序仿真，功能很强大。

除了上述软件以外，也可以用法其他公司的相关EDA软件产品。

本节将对ISE的软件设计流程做一个全面的介绍。

普通来说完整的ISE 软件设计流程包括：设计与输入、功能仿真、综合、综合后仿真、实现、布局布线后仿真与验证以及下载调试等主要步骤，6.6所示。

详细讲解如下。

1.设置工作环境
这一步并不是总是需要。

通常用在第一次用法ISE或需要对某些项目举行修改时，普通有以下几项需要设置：这些设置主要是在“Edit”/“Preferences”下完成的，6.7所示。

图6.6 ISE下FPGA设计流程图
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添加自定义IP核基本步骤一、使用工具和参考链接：PlanAhead，XPS，SDK，ISE。

/blog/3987/blog/4009二、自定义IP流程简图如下：三、功能简介：本次生成的IP核只是用来控制一个LED灯根据sdk工程中对寄存器赋值来亮和灭。

四、步骤：1、使用PlanAhead创建新工程，打开PlanAhead14.4，创建新工程，输入工程名称，点击Next。

注：14.1版本存在问题，在windows系统下使用PlanAhead14.1会出现错误，建议升级至14.4。

2、 选择RTL Project ，在Do not specify sources at this time 处打钩，暂时不添加源文件。

之后，选择所使用的FPGA 型号。

之后会有工程的简单summary ，点finish 完成。

3、在工程左侧找到Add sources，添加xps工程。

然后点击红色线框所示，弹出窗口，按下图所示进行设置。

Next之后，弹出窗口，如下图所示，单击红色线框按钮，弹出如下图所示窗口，命名其为system。

然后确定！如下图所示。

点击Finish。

弹出如图所示的窗口，选择yes，（此时创建BSP）4、创建xps工程。

默认选择PLB System，点击ok。

根据自己的情况设置硬件工程，本例子中设置为单核系统，只选择了最基本的ddr，bram和串口三个。

在出现整个硬件summary之后点击finish完成设置。

5、添加自定义IP核，在Hardware中选择Create or Import Peripheral添加IP核。

如下面四个图所示，选择默认选项，在之后添加IP核名称，不能和PlanAhead以及xps工程名相同。

如下面四个图所示，之后选择PLB总线，会提示所需要的功能，包括软件reset，用户寄存器（一般都需要这个），FIFO（看需求），内存空间，中断。

本例子中只需要寄存器即可，如右上图。

之后选择默认即可，然后是添加寄存器数量，根据自己的需要添加，本例子中需要存储led灯状态，因此需要一个寄存器。