西北工业大学数电实验报告材料二Quartus和Multisim

数字电子技术基础实验报告题目：实验四基于Quartus II的硬件描述语言电路设计小组成员：小组成员：一、实验四基于Quartus II的硬件描述语言电路设计一、实验目的1)学习并掌握硬件描述语言VHDL；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。

2)熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。

3)熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。

4)熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。

二、实验要求要求1：参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。

1）用QuartusII波形仿真验证；2）下载到DE0开发板验证。

要求2：参考“参考内容2”中给出的将8421BCD码转换成0-9的七段码译码器源程序，编写一个将二进制码转换成0-E的七段码译码器。

1）用QuartusII波形仿真验证；2）下载到DE0开发板，利用开发板上的数码管验证。

要求3：参考“参考内容3”中给出的四位二进制计数器的源程序，编写一个计数器实现0-E计数。

用QuartusII波形仿真验证；要求4：参考“参考内容4”中给出的50M分频器的源程序，编写一个能实现占空比50%的5M和50M分频器即两个输出，输出信号频率分别为10Hz和1Hz。

下载到DE0开发板验证。

（提示：利用DE0板上已有的50M晶振作为输入信号，通过开发板上两个的LED灯观察输出信号）。

电路框图如下：要求5：利用已经实现的VHDL模块文件，顶层文件采用原理图设计方法，实现0-E计数自动循环显示，频率1Hz和10Hz可以切换。

（提示：如何将VHDL模块文件在顶层原理图文件中引用，参考参考内容5）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。

四、实验原理1.VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。

它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。

QuartusII实验报告××××⼤学实验报告⾃学院（系）专业班成绩评定实验题⽬：第周星期⼀、实验⽬的1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路（MSI）的逻辑功能及其使⽤⽅法。

2. 掌握⽤中规模继承电路构成逻辑电路的设计⽅法。

3. 了解EDA软件平台Quartus II的使⽤⽅法及主要功能。

⼆、预习要求1. 复习数据选择器、译码器、计数器等数字集成器件的⼯作原理。

2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。

3．完成本实验规定的逻辑电路设计项⽬，并画出接线图，列出有关的真值表。

三、实验基本原理1．译码器译码器的逻辑功能是将每个输⼊的⼆进制代码译成对应的⾼、低电平信号。

译码器按功能可分为两⼤类，即通⽤译码器和显⽰译码器。

通⽤译码器⼜包括变量译码器和代码变换译码器。

变量译码器是⼀种完全译码器，它将⼀系列输⼊代码转换成预知⼀⼀对应的有效信号。

这种译码器可称为唯⼀地址译码器。

如3线—8线、4线—16线译码器等。

显⽰译码器⽤来将数字或⽂字、符号的代码译成相应的数字、⽂字、符号的电路。

如BCD-七段显⽰译码器等。

2．数据选择器数据选择器也陈伟多路选择器或多路开关，其基本功能是：在选择输⼊（⼜称地址输⼊）信号的控制下，从多路输⼊数据中选择某⼀路数据作为输出。

因此，数据选择器实现的是时分多路输⼊电路中发送端电⼦开关的功能，故⼜称为复⽤器。

⼀般数据选择器有n 个地址输⼊端，2n个数据输⼊端，⼀个数据输出端或反码数据输出端，同时还有选通端。

⽬前常⽤的数据选择器有2选1、4选1、8选1、16选1等多种类型。

3．计数器计数器是⼀个庸医实现技术功能的时序部件，它不仅可以⽤来对脉冲计数，还常⽤作数字系统的定时、分频、执⾏数字运算以及其他⼀些特定的逻辑功能。

74LS161是4位同步⼆进制计数器，它除了具有⼆进制加法计数功能外，还具有预置数、保质和异步置零等附加功能。

实验二、反相器(上)一、分析电路，解答下面的问题1.这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?是。

因为当Vin=1时，下拉网络导通，Vout=0；当Vin=0时，M1截止，Vout经RL充电至1，所以是反相器。

有比逻辑。

因为上拉网络始终导通，所以当下拉网络导通时存在竞争，所以是有比逻辑。

2.计算出这个电路的V OH V OL及V IH V IL。

（计算可先排除速度饱和的可能）V in=0时，V OH=2.5VV in=2.5时,假设NMOS 工作在临界饱和区：AI V R I vV V V A I V V L W K I D out L D T in out D T in D61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据D D I I <1，器件实际工作在线性区⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L W KI in OL L D OL OL T in D 5.25.2]2)[(2`6`10115-⨯=K 将， 5.0/5.1=L W，43.0=T V代入kohm R L 75=解得：=OL V 0.04633V由图得：V OH =2.5V, V OL =0.0356V. 当out in V V =时，NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in DV R I V V L W K I 5.2)(2/2`反相器阈值电压===out in M V V V 0.7932 此时-6.8978)43.0(875.255.2,)43.0(9375.125.22=--==--=in VinVoutin out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH由图得：V IH =0.881V, V IL =0.0378V. SP 文件：.TITLE 1.2UM CMOS INVERTER .options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUT V DD 75kVDD VDD 0 2.5VVIN IN 0 0.DC VIN 0 2.5V 0.1V.op.probe dc v(out).end3.分析电路噪声容限。

北京邮电大学数字电路与逻辑设计实验实验报告实验名称： QuartusII原理图输入法设计与实现学院：班级：姓名：学号：任课老师：实验日期：成绩：一．实验名称和实验任务要求实验名称：QuartusII原理图输入法设计与实现实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。

⑵掌握QuartusII图形模块单元的生成与调用；⑶熟悉实验板的使用。

实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑门设计实现一个半加器，生成新的半加器图像模块。

⑵利用已生成的半加器实现全加器，仿真验证其功能，并能下载到实验板上进行测试。

⑶在一下三个实验内容中任选一个完成实验：用3线—8线译码器（74L138）和逻辑门实现要求的函数；用D触发器设计一个4位可以自启动的环形计数器；用JK触发器设计一个8421码十进制计数器。

二．设计思路和过程半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。

A表示加数，B表示被加数，S表示半加和，C表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知：S=A⊕B C=AB⑶选择两个逻辑门：异或门和与门。

A,B为异或门和与门的输入，S为异或门的输出，C为与门的输出。

⑷利用QuartusII仿真实现其逻辑功能，并生成新的半加器图形模块单元。

全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构成。

全加器有三个输入值，两个输出值：A i为加数，B i为被加数，C i−1为低位向高位的进位。

⑵全加器的逻辑表达式为：S=A i⊕Bi ⊕Ci−1C i=(A i⊕B i) C i−1+A i B i⑶利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。

选作实验：用3线—8线译码器（74L138）和逻辑门设计实现函数F=C B A+C B A+C B A+C B A。

设计实现过程：⑴利用QuartusII选择译码器（74L138）的图形模块单元。

⑵因为F=∑(0,2,4,7)=Y0 Y2 Y4 Y7，所以函数F可以通过译码器（74L138）和一个与非门实现。

QuartusII实验报告范文时间：2022-12-21地点：行政楼202机房指导老师：王本有一、实验目的1、熟悉QuartuII的软件的基本操作。

2、使用QuartuII软件绘制简单原理图电路。

3、使用QuartuII进行VHDL的组合逻辑电路设计。

二、实验内容1、先打开QuartuII软件，点File菜单→new→DeviceDeignFile→VHDLFile,新建一个新的VHDL空白文件，在这个新弹出的空白窗口里输入一个四选一电路的VHDL程序，输入完毕后点击File菜单→Savea…，在弹出的窗口里选择一个纯英文路径，保存刚才写好的VHDL文件，此处的VHDL文件里面电路的名字MU某41要与文件的保存名字一致，点击保存。

然后会弹出一个Doyouwanttocreatanewprojectwiththifile的对话框，点击Ye按钮，会弹出新建工程页面。

此处若要详细对芯片的选择进行设置可以点击Ne某t逐步选择，也可直接选择Finih使用默认选项。

点击Finih，完成新工程的创建。

编写好VHDL后，对VHDL进行编译，若有错误，可双击错误选项进行修改，通常只需修改第一项后继续编译，修改完成后如下图所示：图01-01四选一VHDL程序程序编译完成没有出错后，就可以进行波形仿真。

点击File菜单→new→OtherFile→VectorWaveformFile，新建一个波形仿真窗口，在新弹出来的窗口空白处点击鼠标右键，弹出一个菜单，选择InertNodeorBu…选项，在弹出的窗口中选择NodeFinder…，然后点击新窗口中的Lit按钮把VHDL中的引脚全部列出来，然后点击>>按钮把引脚导入到波形仿真窗口中，点击OK。

此时波形仿真窗口出现多个引脚，点击保存将波形仿真也保存到刚才VHDL文件的相同路径下，名字也为MU某41,。

然后就可以对波形进行不同的时间段设置，设置好后运行，运行情况如下图所示：图01-02四选一波形图对比输入的信号波形段，可知输出波形段是与输入波形段相对应的。

数电实验1一．实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求 1：根据参考内容，用原理图输入方法实现一位全加器。

1）用 QuartusII波形仿真验证；2）下载到 DE0 开发板验证。

要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。

1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。

四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。

2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。

A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。

验证结果无误。

实验2：原理图输入波形仿真六.故障排除&实验心得实验中，我们最大的问题就在于如何构建整个系统。

整个实验都是比较基本的一些语句和一些简单门电路的综合使用。

我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。

个人认为，VHDL语言不够简洁，有些表示比较麻烦。

这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。

2ASK调制器的设计与实现一、实验目的（1）掌握2FSK 调制的原理及实现方法；（2）学习与熟悉Quratus II 软件的使用；（3）掌握如何应用仿真器来开发应用系统及仿真调试的过程，了解FPGA 开发的基本流程。

二、实验仪器或软件QuartusII 9.0、FPGA实验板、WD990 微机电源、双踪示波器。

三、实验原理3.1 2ASK调制原理2ASK 是数字调制技术的基础，是一种实用的二进制振幅监控方式。

2ASK调制解调器系统框图如图3.1-1所示：图3.1-1 2ASK调制解调器系统3.1.1 2ASK调制器原理及波形图在幅度键控中载波幅度是随着调制信号而变化的。

最简单的形式是载波在二进制调制信号1或0的控制之下通或断。

典型的波形如图3.1-2所示：图3.1-2 2ASK调制原理与波形3.1.2 实验步骤2ASK调制器的调制器电路如图3.1-3所示：图3.1-3 2ASK调制器电路① m序列信号：设计一个周期为15的M序列作为基带信号（信源）（见例1）。

信源码率5000bit/s。

②时钟信号：由实验板提供20MHz时钟clk，仿真时可设20MHz时钟分频。

③ Start信号：开始信号。

在实验板中需要硬件实现。

Start 信号波形图如下:③分频器：编写一个通用的奇偶通用分频程序。

分频次数与载波频率有关。

本实验用数字电路完成分频器设计。

④计数器：使用QuartusⅡ中的lpm_counter器件实现。

⑤开关电路：由基带信号来控制它的输出。

使用QuartusⅡ中的lpm_latch器件实现。

当M序列输出为“1”时输出“f”，为“0”时输出“0“。

3.1.3 测试．按系统方框图，模块化设计，在顶层文件中调用各模块，最终完成一个2ASK调制器。

实现此系统可分3步完成：①电路设计或程序设计。

②QuartusⅡ软件仿真。

③在FPGA实验板中下载并用示波器观察2ASK调制信号。

四、实验结果及分析第一部分电路图图3.1.1 分频器分频器的设计：采用Verilog语言编写程序，再转换为逻辑符号，接入总电路中。

第1篇一、实验目的1. 理解数字逻辑的基本概念和原理；2. 掌握数字逻辑电路的基本分析方法；3. 熟悉数字电路仿真软件的使用；4. 培养实验操作能力和问题解决能力。

二、实验内容及步骤1. 实验一：组合逻辑电路设计（1）设计2选1多路选择器（MUX21）1）根据教材5.1节流程，利用Quartus II完成MUX21的文本编辑输入（MUX21.v）；2）进行仿真测试，给出仿真波形；3）在实验系统上硬件测试，验证设计功能；4）引脚锁定及硬件下载测试，a和b分别接来自不同的时钟，输出信号接蜂鸣器；5）编译、下载和硬件测试实验，通过选择键1，控制s，可使蜂鸣器输出不同音调。

（2）设计三人表决电路1）根据教材5.1节流程，利用Quartus II完成三人表决电路的文本编辑输入（图5-36）；2）进行仿真测试，给出仿真波形；3）在实验系统上硬件测试，验证设计功能；4）引脚锁定及硬件下载测试，ABC[2..0]分别接自键3、键2、键1；CLK接自时钟CLOCK0(256Hz)，输出信号X接D1，输出信号Y接蜂鸣器；5）编译、下载和硬件测试实验，通过按下键3、键2、键1，控制D1的亮灭。

2. 实验二：时序逻辑电路设计（1）设计‘101’序列检测器1）验证RS/D/JK/T触发器的功能；2）熟悉逻辑分析仪、字发生器的使用；3）形成原始的状态图和状态表；4）采用Mealy型同步时序逻辑电路实现序列检测器的功能；5）初始状态：A，状态1：B，状态2：C；6）状态化简（用隐含表）；7）状态编码（优先级1>2>3的顺序编码）；8）确定激励函数和输出函数，并画出逻辑电路图；9）在Ni Multisim上实现电路的仿真；10）记录实验现象，采用截屏波形的方法。

（2）设计RISC-V五级流水线CPU1）了解数字逻辑与组成原理实践教程；2）设计32位RISC-V五级流水线CPU代码；3）使用Modelsim进行仿真；4）提供项目源代码、测试数据、设计图和指令集；5）编写实验报告，包括实验目的、环境介绍、系统设计、实验步骤和结果分析。

数字电子技术基础实验报告题目：实验二组合电路实验设计小组成员：小组成员：实验二组合电路实验设计一、实验目的1.通过实验的方法学习数据选择器的电路结构和特点2.掌握数据选择器的逻辑功能及其基本应用3.通过实验的方法学习74LS138的电路结构和特点4.掌握74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和FPGA 实现）要求二：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

（MULTISIM仿真和FPGA 实现）要求三：参照参考内容，调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。

（MULTISIM 仿真和 FPGA 实现）三、实验设备（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。

四、实验原理Multisim 的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式转换的基本知识数据选择器和译码器的电路结构及其特点实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件74153双四数据选择器和7400与非门，用原理图输入方法实现一位全加器。

（MULTISIM仿真和 FPGA 实现）（1）构建真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（Multisim和QuartusII中绘制的原理图）：Quartus II 中原理图Multisim 中原理图（4）波形仿真：（5）记录电路输出结果2、调用 MAXPLUSII 库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。

数字电子技术基础第三次实验报告、描述Quartusll 软件基本使用步骤① 编写Verilog 代码，用文本编辑器正确编写源文件，并经modelsim 仿真确认该电路设计正确。

② 打开Quartusll 软件，新建工程New project （注意工程名和设计文件的module 名保持一致），选择和开发板一致的 FPGA 器件型号。

■■pww n④编译，Start Compilation ,编译源文件（如有错误修改后，重新编译）。

I —f 1 UuM-JI 工 HfiaMi■sm •MITmHL 1 】it A**5KiiatiT^u^ri ：i&1 u■审3T1H・”峠if-Ik r irM "小"=③添加文件，点击file->open,之后选择要添加的文件，并勾选 Add file to currentproject.■ 5r-w in¥ 口X.I M■tWIR fetawej. MtamM* E«Maa4inrv*nn♦ 1 Tl n .■EGvi I IPHIWIVE RHF 4- xsfflECA-ihaW MniWmUAf⑤查看电路结构，使用 Tool->RTL viewer 工具查看电路图结构，是否和预期设计一致。

rp M. Oi* >1 JiMiMdaOML <j| Al-O*ih| La ■D/»i -ii !Hbi.urmpM-羽r 嘴U 电Of■ >lir¥i-*U ■屮剑 f*lM W"M*h 1 $TW<tEQuartus Primer*rfw 杠 w* ■ « ■■! I Q » i 恆G|4OV ：I4J ■忙ffl草* F■*■1.设计一款时钟上升沿触发的 D 寄存器TilbfilUL.X.■I：(■■i!|*ij JHft* I i ■i E. duqa.，卜r|il.A, -K^'M la^34r vf (r«i H >«ra w wl as-Kif i*d mich Wp CMIM* e faharwl HKhinu. 3.' thd d&a ip*H¥l: MW mRM_LEL HDCTE^DIS' *ih tnvr 05T tc- r vtw. llivl 4 nt* 111 Hi >4 -Mji lltf ¥111 4 igf IhB 4■Z.7UZ - unri J ■»I fi i■- w rnr I U I FIV J mtnt- , ■ w ^aanr* fi Ir ■KdP-ir'iiH/prnrlM*!1I, *.题目代码以及波形分析a）编写模块源码module flipflop(D,Clock,Q);in put D,Clock;output reg Q;always@(posedge Clock) Q=D;en dmoduleb) 测试模块'timescale 1n s/1psmodule tb_flipflop;reg Clock_test;reg D_test;wire Q_test; in itial Clock_test=0;always #20 Clock_test=~Clock_test; in itial D_test=0;always #77 D_test=~D_test;flipflop UUT_flipflop(.CIock(Clock_test),.D(D_test),.Q(Q_test)); en dmodulec) 仿真后的波形截图 input D0,D1,Sel,Clock;output reg Q;d) 综合后的RTL 图形2. 设计一款4bBit 具有并行加载功能的移位寄存器编写模块源码a) 编写模块源码module muxdff(D0,D1,Sel,Clock,Q);每当时钟上升沿到来时，触发器把 D 的信号传给Q1 -MlB ! L IVh ：> 柏"甲^革曲神甲 翹甘I 『■申 £^4HtfTAiw i||jI ** E - - M ■ < J ■： < '«Ihl^fcp ：- *□-refDwire D;assign D=Sel?D1:D0;always@(posedge Clock)Q<=D;endmodulemodule shift4(R,L,w,Clock,Q);input [3:0]R;input L,w,Clock;output wire [3:0]Q;muxdff Stage3(w,R[3],L,Clock,Q[3]);muxdff Stage2(Q[3],R[2],L,Clock,Q[2]);muxdff Stage1(Q[2],R[1],L,Clock,Q[1]);muxdff Stage0(Q[1],R[0],L,Clock,Q[0]); endmodule b) 测试模块'timescale 1n s/1psmodule tb_shift4;reg Clock_test;reg L_test;reg w_test;reg [3:0]R_test;wire [3:0]Q_test;initialClock_test=0;always #10 Clock_test=~Clock_test;initialbeginL_test=1;#14L_test=0;//always #14 L_test=~L_test; endinitialw_test=0;always #13 w_test=~w_test;initialR_test=4'b1010;shift4 UUT_shift4(.CIock(Clock_test),.L(L_test),.w(w_test),.R(R_test),.Q(Q_test)); en dmoduleL 为0时并行加载，数组 R 为加载时的输入。