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cp A2B2C2D2E2F2G2数字电路与逻辑设计基础实验实 验 五：MSI 时序逻辑器件应用（一）实验目的1、掌握MSI 时序器件74LS160、74LS194的逻辑功能和使用方法2、掌掌握MSI 时序逻辑电路的分析方法（二）预习要求复习时序逻辑电路的分析和设计、常用集成时序逻辑器件及应用的相关知识（三）实验器材（1）直流稳压电源、数字逻辑电路实验箱、万用表、示波器（2）74LS00、74LS48、74LS160、74LS194（四）实验内容和步骤2、同步十进制计数器与74LS161类似，MSI 同步十进制计数器74LS160可以实现74LS161几乎所有的逻辑功能。
两者之间不同的仅在于：74LS161是二进制计数，而74LS160是十进制（BCD 码）计数。
其他诸如预置数、异步清零、计数保持等功能完全相同。
关于74LS161详细的逻辑功能请参与相关资料。
用74LS160和74LS48芯片建立如图所示的实验电路（74LS160引脚编号旁边标注的是对应引脚的逻辑名称之别名）。
计数器的时钟脉冲输入端CP 接单脉冲，进位输出端O c 、计数输出端Q 、D Q 、C Q B 、Q A 各接一个LED ，并且最好按照从左到右的顺序排列。
让74LS160从0000 A B C D Q Q Q Q (十进制数“0”)开始工作，按动单脉冲按钮逐个送入计数脉冲。
每送入一个脉冲就记下相应的时钟脉冲计数以及输出端A B C D C Q Q Q Q O 、、、、的状态变化和数码管显示出的数字。
送入第十个脉冲时，状态转移图：波形图：CPQ DQC Q BQ A。
《数字电子技术基础》课程教学大纲一、课程基本信息1. 课程代码：课程名称：数字电子技术基础2. 学时/学分：72/4.53. 先修课程：大学物理/物理实验、电路分析基础、模拟电子技术基础4. 面向对象：测控技术与仪器、自动化5. 开课系：机电工程系6. 教材、教学参考书：【1】余孟尝主编《数字电子技术基础简明教程》（第3版）高等教育出版社；【2】候建军主编《数字电子技术基础》（第2版）高等教育出版社；【3】候建军主编《电子技术基础重点、难点、试题》高等教育出版社；【4】杜清珍主编《电工电子实验技术》西北工业大学出版社。
二、课程性质和任务数字电子技术基础课程是测控技术与仪器、自动化等电子信息类专业本科生在电子技术方面入门性质的技术基础课，具有自身的体系和很强的实践性。
本课程的任务是：通过对常用电子器件、数字电路及其系统的分析和设计的学习，使学生获得数字电子技术方面的基本知识、基本理论和基本技能，为深入学习测控技术及其在专业中的应用打下基础。
三、教学内容和基本要求本课程包括：逻辑代数的基础知识、门电路、组合逻辑电路、触发器、时序逻辑电路、脉冲产生与整形电路、A/D与D/A转换电路。
第一章逻辑代数基础1）掌握二进制、十六进制数及其与十进制数的相互转换。
2）掌握8421编码，了解其他常用编码。
3）掌握逻辑代数中的基本定律和定理。
4）掌握逻辑关系的描述方法及其相互转换。
5）掌握逻辑函数的化简方法。
第二章门电路1）了解半导体二极管、晶体管和MOS管的开关特性。
2）了解TTL、CMOS门电路的组成和工作原理。
3）掌握典型TTL、CMOS门电路的逻辑功能、特性、主要参数和使用方法。
4）了解ECL等其它逻辑门电路的特点。
第三章组合逻辑电路1）掌握组合电路的特点、分析方法和设计方法。
2）掌握编码器、译码器、加法器、数据选择器和数值比较器等常用组合电路的逻辑功能及使用方法。
3）了解组合电路的竞争冒险现象及其消除方法。
数字电子技术基础实验报告姓名： 班级： 学号：实验日期：年月日实验一：TTL 集成逻辑门的参数测试一、实验目的（1） 把握TTL 与非门各参数的物理意义及测试方式。
（2） 把握TTL 器件的利用规那么。
（3） 把握TTL 与非门的逻辑功能。
二、实验原理本实验将对TTL 集成逻辑与非门74LS00的逻辑功能及要紧的参数进行测试。
74LS00是2输入4与非门，图1（a ），（b ）为其逻辑符号及引脚排列图。
(a)(b)图1 74LS00逻辑符号及引脚排列图 （a ）74LS00逻辑符号；（b ）74LS00引脚排列74LS00与非门的逻辑功能当输入端有一个或一个以上是低电平常，输入端为高电平；只有当输入端全数为高电平常，输出端才是低电平。
其逻辑表达式为Y AB三、所需元件电源，示波器，面包板，与非门74LS00，导线 四、内容1.TTL 信号的产生利用面包板上的555按时器来产生方波信号并进行测试 2.测试与非门功能如下图在实验箱上连接电路，输入端与逻辑开关相连，输出端与指示灯相连。
将测试结果填入表1中，并写出与非门的逻辑表达式。
表1图2 74LS00逻辑功能测试电路五、门的逻辑变换（1） 与门：F AB =逻辑变换：1F AB AB AB ===• 电路如图3所示：开关开关图3（2） 或门：F A B =+逻辑变换：11F A B A B AB A B =+=+==•• 电路如图4所示：图4（3） 异或门：F A B =⊕逻辑变换：F A B AB AB ABB AAB ABBAAB =⊕=+=+= 电路如图3所示：图5六、测试结果1. 所得方波波形如图：2.填表1：逻辑表达式：Y AB3. 示波器的通道1接A ，通道2接Y ，B 别离接“1”（高电平）和“0”（低电平）（1） 与门B=1 B=0输入输出 A B Y 0 0 1 0 1 1 1 0 1 11（2）或门B=1B=0（3）异或门B=1 B=0七、结论用与非门能够实现与、或和异或门的逻辑链接八、体会、试探题这种集成与非门的逻辑器件，体积较小，而且能够同时实现多种逻辑电路的链接，专门大程度上简化了电路。
TTL集成门电路逻辑变换班级：03051001班学号：姓名：同组成员：一、实验目的1.加深了解TTL逻辑门电路的参数意义。
2.掌握TTL逻辑门电路的主要参数及测量方法。
3.认识各种门电路及掌握空闲端处理方法。
4.掌握各种TTL门电路的逻辑功能。
5.掌握验证逻辑门电路的方法。
6.掌握空闲输入端的处理方法。
二、实验设备数字电路试验箱、数字双踪示波器、函数信号发生器、数字万用表、74LS00、电位器、电阻三、实验原理门电路是数字逻辑电路的基本组成单元，它最早是由分立元件构成，体积大，性能差，随着现代半导体工艺的快速发展和电路设计概念的不断改进，使所有分立元件连同分布线都集成在一小块硅芯片上，形成集成逻辑门。
集成逻辑门是最基本的数字集成元件，在数字电路中被大量使用，因此它的特性参数选择得适当与否在很大程度上影响整个电路工作的可靠性，所以理解和掌握集成逻辑门的参数特性对数字电路设计至关重要。
目前使用最普遍的双极型数字集成电路是TTL逻辑门电路，它们通常都采用双列直插式封装在集成芯片内。
双列直插式集成电路的右下方引脚通常是地线GND，左上方引脚一般是电源线VCC，其它引脚的用途如图中门电路的符号所示，每个集成电路都有自己的代号，与代号对应的名称形象地说明了集成电路的用途。
本实验中选用TTL74LS00二输入端四与非门实现与逻辑、或逻辑、异或逻辑，以掌握电路的主要参数的意义和测试方法。
74LS00引脚图门电路是数字逻辑电路的基本组成单元，门电路按逻辑功能可分为：与门、或门、非门及与非门、或非门、异或门等。
按电路结构组成的不同，可分为分立元件电路、CMOS集成门电路、TTL集成门电路等。
集成门电路通常封装在集成芯片内，一般有双列直插和表面贴装两种封装形式。
试验中常用的封装形式为双列直插式。
每个集成电路都有自己的代号，与代号对应的名称形象地说明了集成电路的用途。
如：74LS00是二输入端四与非门，她说明这个集成电路中包含了四个二输入端的与非门。
一、实验目的1. 理解时序逻辑电路的基本概念和工作原理。
2. 掌握时序逻辑电路的设计方法和测试方法。
3. 熟悉常用中规模集成计数器和寄存器的逻辑功能和使用方法。
二、实验原理时序逻辑电路是指其输出不仅取决于当前输入信号，还取决于电路的过去状态。
本实验主要涉及计数器和寄存器两种时序逻辑电路。
计数器：计数器是一种能够对输入脉冲进行计数的时序逻辑电路。
常见的计数器有二进制计数器、十进制计数器和可编程计数器等。
寄存器：寄存器是一种用于存储二进制信息的时序逻辑电路。
常见的寄存器有D型寄存器、移位寄存器和计数寄存器等。
三、实验设备1. 数字电子技术实验箱2. 示波器3. 信号源4. 集成芯片：74LS163、74LS00、74LS20等四、实验内容1. 计数器设计（1）设计一个4位二进制加法计数器，实现0-15的循环计数。
（2）设计一个10进制计数器，实现0-9的循环计数。
2. 寄存器设计（1）设计一个D型寄存器，实现数据的存储和读取。
（2）设计一个移位寄存器，实现数据的右移和左移。
3. 时序逻辑电路测试（1）测试计数器的计数功能。
（2）测试寄存器的存储和读取功能。
五、实验步骤1. 计数器设计（1）根据计数器的功能要求，设计电路图。
（2）根据电路图，选择合适的集成芯片。
（3）搭建实验电路。
（4）测试计数器的计数功能。
2. 寄存器设计（1）根据寄存器的功能要求，设计电路图。
（2）根据电路图，选择合适的集成芯片。
（3）搭建实验电路。
（4）测试寄存器的存储和读取功能。
3. 时序逻辑电路测试（1）测试计数器的计数功能。
（2）测试寄存器的存储和读取功能。
六、实验结果与分析1. 计数器设计（1）4位二进制加法计数器能够实现0-15的循环计数。
（2）10进制计数器能够实现0-9的循环计数。
2. 寄存器设计（1）D型寄存器能够实现数据的存储和读取。
（2）移位寄存器能够实现数据的右移和左移。
3. 时序逻辑电路测试（1）计数器的计数功能正常。
数字集成电路实验报告西北工业大学2014年5月19日星期一实验二、组合逻辑的设计一、分析电路，解答下面的问题。
使用互补CMOS，实现逻辑表达式：((++)(+=)+BFGEDACX)并要求每条上拉及下拉通路单一串联通路(不包含任何形式的器件并联)的等效电阻与具有下述尺寸的单位反相器相同（所有管子的沟道长度取0.5um）：NMOS：W/L=1um/0.5um；PMOS：W/L=3um/0.5um；①什么样的输入组合可以使所设计的逻辑电路具有最好及最差的上拉特性？什么样的输入组合可以使其具有最好及最差的下拉特性？答：把逻辑表达式化简得+++++=)+()((=)=FGFABCDEG⨯EXX+DABC画出逻辑图如下②在输出端接一个10pF的电容，通过仿真确定最好及最差情况下TPHL及TPLH，(仿真时可采用10ns的上升/下降时间)当输入电压变化如下时 Vin[6:0]0 11111112 00000004 11111116 01110108 011110010 0000000得到延时如下：besttphl= 1.3190E-08 targ= 4.0182E-06 trig= 4.0050E-06besttplh= 1.7432E-08 targ= 2.0225E-06 trig= 2.0050E-06worsttplh= 3.6379E-08 targ= 6.0414E-06 trig= 6.0050E-06worsttphl= 2.4113E-08 targ= 8.0291E-06 trig= 8.0050E-06二、考虑下面的逻辑电路：Y解决下面的问题：1、 写出这个CMOS 逻辑门的逻辑表达式，标记出每一个晶体管的尺寸，使此逻辑门单一通路的上拉下拉通路的等效电阻与具有下列尺寸的反相器相同：NMOS ：W/L=1um/0.25um ；PMOS ：W/L=2um/0.25um ；答：CMOS 逻辑门的逻辑表达式CD B A Y )(+=CMOS 尺寸如下：2、 考虑使PHL t 和PLH t 达到最大的输入方式(要考虑到内部节点电容的情况)，写出产生这种最大延迟初始输入状态和最终输入状态。
第四次实验课 译码器的设计及延迟估算1、设计译码器并估算延迟设计一个用于16bit 寄存器堆的译码器，每一个寄存器有32bit 的宽度，每个bit 的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。
① 假定4个寄存器地址位的正反8个输入信号，每个信号的输入负载可以等效为10。
确定译码器的级数，并计算相关逻辑努力，以此来确定每一级中晶体管的尺寸（相当于多少个单位化的晶体管）及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
答：输入信号有4对，参考3-8译码器，我们也可以采用4输入的与非门作为译码主要结构。
4-16译码产生16个输出，每一个输出对应的负载为32*3。
因此,每个信号的负载等效为10，则.等效扇出。
假定每一级的逻辑努力为1，这样可以算出总的路径努力H=GFB ，使用最优锥形系数就能得到最佳的电路级数N=lnH/ln3.6。
分支努力(每个信号与8个与非门相连)，则8.7686.91=⨯⨯==GFB H使用最优锥形系数39.36.3ln 8.76ln 6.3ln ln ===HN ,可以得到最佳电路级数，N 取3.确定级数后画出电路图如图所示：...964输入与非门的逻辑努力：，重新计算,则使得路径延时最小的门努力36.5)6.153(3/1===N H h 。
因此各级的等效扇出如下：.36.5136.5,68.2236.5,36.5136.5132211=========g h f g h f g h f 故第一级晶体管尺寸为1；第二级尺寸为7.681036.5=⨯； 第三级尺寸为956.1768.27.6=⨯。
故延迟为：0008.22)36.5136.5436.51(p p p t t t =+++++=② 如果在四个寄存器地址输入的时候，只有正信号，反信号必须从正信号来获得。
每个正信号的输入的等效负载为20,使用与①中同样的译码结构，在这种条件下确定晶体管的大小并评估延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
