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DC逻辑综合使用流程

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DC逻辑综合使用流程
vlsi设计中心806凌金
启动软件：：
1、启动软件
新开一个terminal窗口，输入命令：design_vision，回车即可开启图形界面，进入图形界面后可通过菜单、对话框等来实现DC的功能，相关的命令操作同样可以使用。

2、指定相关库文件
指定相关库文件及及路径
“File > Setup”打开下图所示对话框
Search_path指定了搜索路径，点击右侧按钮进入如图所示对话框点击add添加库文件所在路径。

Target_library为逻辑综合的目标库，由代工厂提供的* .db 文件，用相似的方法添加所需库文件。

Link_library是链接库，一般和目标库相同
注：“*”这一项要保留，否则链接时会出错，该项指示DC在链接时首先搜索内存中的内容。

Symble_library为指定的符号库，一般为*.sdb 文件，与单元的库文件对应。

3、设计读入
“File > Read”读入设计文件，用此方式读入时在此处不用指定顶层文件，但读入后应马上指明设计的顶层名。

通过左侧的窗口可以观察设计的层次
4、链接
“File > Link Design”在弹出对话框中点击“ok”即可完成链接。

其执行的相关信息可从命令框中可查看
5、实例唯一化
当设计中有某个子模块被多次调用时就需要进行实例唯一化，实例唯一化就是将同一个子模块的多个实例生成为多个不同的子设计的过程。

之所以要进行实例唯一化是因为DC在逻辑综合时可能使用不同的电路形式来实现同一个子模块的不同实例，从而这些实例在DC看来是不同的设计（尽管其调用的子模块代码和功能完全相同）。

实现方法：“Hierarchy > Uniquify > Hierarchy ”在弹出对话框中默认点击“ok”即可，命令框中将显示“design_vision-t> uniquify”。

若选中“instances to be renamed even if unique or assigned don’t_touch”则会强制将所调用的模块从新命名，此时命令框中显示“design_vision-t> uniquify –force”。

6、设置电路的工作环境
“Attributes > Operating Environment > Operating conditions”
选折相应的库和其对应的条件点击“Apply”添加，添加完成后点击“ok”关闭对话框。

7、设置连线负载
“Attributes > Operating Environment > Wire Load”
本实例中所用的库有两种连线负载模式“TOP 对应上图TB60C”和“Macro对应MB60C_*”
8、设置输出负载
点击工具栏中“芯片样式”的图标开启符号窗口，选中要设置的输出引脚（可多选），然后点击“Attributes > Operating Environment > Load”打开设置对话框进行设置。

默认电容单位为pf
9、设置输入驱动
方法与上类似，选折需要设置的输入引脚“Attributes > Operating Environment > Drive Strength”打开设置对话框进行相应的设置。

由于通常情况下，设计的时钟端由驱动能力很大的单元或树形缓冲来驱动，所以可以将其驱动能力设为无穷大，即将其阻抗设为0。

如本设计中时钟端口名称为“DCLK”，则只需在命令窗口中输入“set_drive 0 DCLK”即可。

复位端口一般也做相同的处理。

10、创建时钟
选中时钟端口如本设计中的“DCLK”，“Attributes > Specify Clock ”打开设置框
分别填入周期、上升时刻、下降时刻后点击“Apply”，便可在下面窗口中看到时钟波形。

如图生成的是一个周期为25占空比为1：1的时钟。

默认时钟单位为“ns”。

由于时钟端口的负载很大，DC会使用Buffer来增加其驱动能力。

但一般设计者都使用布局布线工具来完成此项工作，所以有必要指示DC不要对时钟网络进行修改，可以选中上图中“Don’t touch network”进行设置。

11、设置输入延时
选中需要设置的输入端口（可多选）“Attributes > Operating Environment > Input Delay”
进行相应设置后点击“OK”
12、设置输出延时
“Attributes > Operating Environment > Output Delay”
设置方式与input delay 完全类似。

如果是从寄存器直接输出，则可以不设置输出延时，因为触发器的输出延时基本是固定的。

13、设置面积约束
“Attributes > Optimization Constraints > Design Constraints”
在Max area中填入0，这样能够尽可能的对面积进行优化。

然后点击“ok”
14、逻辑综合
完成以上基本设定之后便可以对设计进行逻辑综合
“Design > Compile Design”
选折默认设置，点击“ok”
15、查看综合结果
等综合完毕之后，可以从“Design > Repot * ”查看相应的综合报告16、保存综合后的网表文件(*.V)
“File > Save As”打开对话框，Format 选折“Verilog (v)”
17、导出时序文件(*.SDF)
“File > Save Info > Design Timing”
Instance项不选，保持空白。

这样能直接保存与最顶层相对应的延时文件。

之后可用此文件进行综合后的仿真。

“write_sdf /space/FPAA/DC/DIGITAL.sdf”(居然也可以。

)
18、导出设计约束文件(*.SDC)
该操作可以用write_sdc命令实现。

(可参考在用图形界面保存SDF文件时，命令框中出现的与图形界面操作相对应的命令语句)
如:“write_sdc /space/FPAA/DC/DIGITAL.sdc”
执行之后会把DIGITAL.sdc文件保存在/space/FPAA/DC文件夹中。

该文件在会面做布局布线时将会被使用到。

补充：
补充
在每完成一步或几步设置之后应及时对设置进行保存和备份，保存格式为db。

这样只要读入该文件就会读入之前进行的设置。

（不过库文件及路径等需要从新设置）。

合集下载

DC综合教程

DC综合教程


DC操作流程
1.在虚拟机中 打开终端
DC操作流程 2. 创建综合 环境 在终端输入： new_dc xxx
xxx为你想要创 建的文件夹的名 字
DC操作流程
3. 修改环境（参考Readme
文件）
a.修改filelist.tcl 添加通过验证的源代 码
DC操作流程
b.修改synopsys.sdc 添加综合约束
DC 工具简要入门
2012年秋
内容
• 1. 逻辑综合以及综合工具
Design Compile • 2.DC操作流程
• 3.现场演示
逻辑综合
• 将RTL代码转换为门级网表 的过程
逻辑综合
DC工具
• Design Compile是常用的综合 工具，在DC中，共有8中设计 实体 • 1、设计（Design）：一种能 完成一定逻辑功能的电路。设 计中可以包含子设计
• 对于DC而言，通常要指定下面4种库 • 1、Target library 工艺库，由代工厂提供的和具体工艺 相关的工艺库 • 2、Link library 指定DC查找时所指定的目标，通常 也就是Target library
DC工具--指定参考库
• Synthetic library DC综合时将转化HDL代码为相应元 件时所参考的IP库。比如符号“+”， 通过IP库查找生成某类加法器。默认 使用自带的加法库。 • Symbol library 使用图形界面时，在原理图上绘制 与非门等标准单元的符号库
DC工具
• 2、单元（Cell）：子设计的实例 • 3、参考（Reference）：单元的参考对 象，即单元是参考的实例 • 4、端口（Port） • 5、管脚（Pin） • 6、线网（Net） • 7、时钟（Clock） • 8、库（Library）：综合时用到的一组基 本单元的集合
DC教程

DC教程

搜索路径（search_path）
该变量给出了 DC 环境下读入的文件（包括库文件和设计文件）的搜寻路径。当读入没有给出路 径的文件时，DC 则按照 search_path 给出的路径搜索该文件。
如果 search_path 表示多个路径，用 list 将所有路径组合成一个集合。
目标工艺库（target_library）
三、目录组织结构
做综合时各文件的存放目录没有严格的规定，但为了便于管理和查看，一般会分类放在不同的 目录下，下面是一个目录组织结构的范例：
四、操作步骤
Step1：启动 DC 首先进入 deller 服务器，打开一个 Terminal，输入命令:
source cshrc_eda
然后按照前面讲的目录结构建立文件夹，把所需要的文件放入相应的文件夹，进入工作目录 run， 这时在 terminal 中输入命令： design_vision&
6.2 pbist.read
该文件为读取原始的设计文件，内容如下
analyze 语句读入设计文件，‐format 选项的值为 verilog（源代码用 verilog 编写）或 vhdl（源代 码用 vhdl 编写），elaborate 语句建立一个 design，design 的名字为设计文件中 module 的名字。一般 最后读入顶层模块所在的文件，这样执行完所有的语句后，current_design 就是顶层模块对应的 design，这也是后面综合的对象。
进的过程。综合工具根据设定的参数，采用一定的算法来使设计尽量满足设计要 定义设计环境
求。
这三个步骤是对综合过程的整体概述，而实际上综合包含很多的设置和操
作。基本的综合流程如右图所示。 （1） 准备 HDL 文件。RTL 级的 HDL 描述。
Designed Compile DC综合

Designed Compile DC综合


建立时间和保持时间的slacks： 例：建立时间： ---------------------------------------------------data required time 31.74 data arrived time -19.80 -----------------------------------------------------slack 11.94 arrived time应比required time提前，这样才能保证建 立时间不违例。
首先选定reset端口,Attribute->Optimization Constraints->Timing Constraints… 点击OK,完成reset的延迟设置. 相对应的脚本命令是: dc_shell> set_max_delay 5 from RESET
Set_max_delay 设置最大延迟
DC时序路径：
时间通路的划分
几个概念
数据传输需要的时间（Data Arrival Time ）:信号到达时间是指信号到达电路中 某一点的真实时间，一般等于信号到达 时序路径起点的时间加上信号在该时序 路径上传播所用的时间。 要求到达时间（Data Required Time):指 期望信号到达电路中某一点的时间。 时序裕度(slack):指电路中某点处要求到 达时间与实际信号到达时间的差值

建立时间和保持时间
建立时间（setup time）:数据在时钟信号源到 达之前必须要稳定的时间，如果建立时间不 满足，数据不能正确打进时序逻辑单元 保持时间（hold time）:数据在时钟信号源到 达之后必须要稳定的时间，如果保持时间不 够，数据被时序逻辑单元正确锁存 基本单元的延时（Tcq）：门延时是指信号通 过实际的标准单元所需要的时间.在时序逻辑 单元中，反映为从时钟沿开始，到数据输出 需要的时间 . 线延时:线延时是指由于导线的阻容而导致的 信号传播延时
逻辑综合

逻辑综合

一逻辑综合1 逻辑综合的含义实现在满足设计电路的功能，速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。

2 逻辑综合的原因RTL代码是理想的情况，在实际情况中会有门的延时，导线的延时，信号的转换时间及时钟信号到达各个触发器的时间不相等情况。

3综合的过程主要包括转译（Translation），优化(Optimization)，映射(Mapping)三个过程。

3.1 转译：用HDL语言描述的电路转化为用GTECH库元件组成的逻辑电路的过程。

GTECH是synopsys的通用工艺库，它仅表示逻辑函数的功能，并没有映射到具体的厂家工艺库，是独立于厂家工艺的。

3.2优化：根据设计者对电路设定延时和面积等约束条件对电路进行优化设计的过程。

它通过各种方法尽量满足设计者对电路的要求。

3.3映射：把用GTECH库元件的电路映射到某一固定厂家的工艺库上，此时的电路包含了厂家的工艺参数Library Cells.4综合的目标：得到一个功能和时序都满足的网表。

达到面积最小化，功耗最小化和性能最大化。

二综合软件（DC）Design Compile是synopsys的综合软件，它的功能是把RTL级的代码转化为门级网表。

DC综合的流程如下：1 综合环境建立1.1 启动文件启动文件用来指定综合工具所需要的一些初始化信息。

DC使用名为“.synopsys_dc.setup”的启动文件，启动时，DC会以下述顺序搜索并装载相应目录下的启动文件：1)、DC的安装目录；2)、用户的home目录；3)、当前启动目录。

注意：后装载的启动文件中的设置将覆盖先装载的启动文件中的相同设置。

search_path= search_path + {“.”, synopsys_ro ot + “/dw/sim_ver” }search_path= search_path + { “~/risc32/synthesis/libraries” }target_library={ tcb773stc.db }synthetic_library={dw_foundation.sldb}link_library = { “*”, dw_foundation.sldb, tcb773stc.db }symbol_library = { tcb773s.sdb }synlib_wait_for_design_license = {"DesignWare-Foundation"}alias rt “report_timing”designer= XXXXXc ompany= “ASIC Lab, Fudan Univ.”search_path指定了综合工具的搜索路径。