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实验二：时序电路设计一．实验目的熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。
二．实验任务任务1：设计触发器，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。
任务2：设计锁存器，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。
三．实验过程1.新建一个文件夹，取名second。
2.输入源程序。
3.文件存盘，文件名为second，扩展名为.vhd。
4.创建工程，按照老师要求对软件进行设置。
5.进行失序仿真，得到仿真图形。
四．实验程序任务1：library ieee;use ieee.std_logic_1164.all;entity second isport(clk,d:in std_logic;q:out std_logic);end;architecture bhv of second issignal q1:std_logic;beginprocess(clk,q1)beginif clk'event and clk ='1'then q1<=d;end if;end process;q<=q1;end bhv;任务2：library ieee;use ieee.std_logic_1164.all;entity suocun isport (clk,d:in std_logic; q:out std_logic);end;architecture bhv of suocun isbeginprocess (clk,d)beginif clk='1'then q<=d;end if;end process;end;五．实验结果任务1：任务2：。
西南科技大学实验报告现代数字系统设计实验题目：直流电机的PWM控制专业班级：生物医学0502 _学生姓名：***学生学号： ********实验时间： 2个小时指导教师：***一、实验目的1.掌握直流电机的PWM 控制方法；2.锻炼VHDL 语言的编程能力。
二、实验原理及说明PWM 控制就是产生一定周期，占空比不同的方波信号，当占空比较大时，电机转速较高，否则电机转速较低。
当采用FPGA 产生PWM 波形时，只需FPGA 内部资源就可以实现，数字比较器的一端接设定值输出，另一端接线性递增计数器输出。
当线性计数器的计数值小于设定值时输出低电平，当计数器大于设定值时输出高电平，这样就可通过改变设定值，产生占空比不同的方波信号，从而达到控制直流电机转速的目的。
直流电机控制电路主要由2部分组成，如图1所示： ● FPGA 中PWM 脉宽调制信号产生电路； ● FPGA 中正/反转方向控制电路；速度等级设置模块锯齿波发生器（模16计数器）数字比较器模块旋转方向控制模块驱动电路Z （正转）F （反转）PWM 波形输出Z_F （正/反转控制信号）Rst （复位）Clk （时钟）Rst （复位）Level （速度等级按键）接数码管（显示速度等级）图1 直流电机PWM 控制电路三、实验步骤1.在QUARTUSII 软件下创建一工程，工程名为pwm_control ，芯片名为EP1C3T144C8，注意工程路径不要放到软件安装路径下；2.根据实验原理，自己编写VHDL 顶层设计文件实现直流电机的PWM 控制（整个设计要求全部采用VHDL 编写，不能采用原理图方式），参考程序如下：速度等级设置模块process(rst,level)beginif rst='1' thencnt4<=(others=>'0');elsif level='1' and level'event thencnt4<=cnt4+1;end if;end process;process(rst,clk)beginif rst='1' thenspeed<=(others=>'0');elsif clk'event and clk='1' thencase cnt4 isWHEN "00" => speed <= "0011" ;WHEN "01" => speed <= "0100" ;WHEN "10" => speed <= "0101" ;WHEN "11" => speed <= "0111" ;WHEN OTHERS => NULL ;END CASE ;end if;END PROCESS;数字比较器模块process(clk,rst)beginif rst='1' thenagb<='0';elsif clk'event and clk='1' thenif cnt16>speed thenagb<='1';elseagb<='0';end if;end if;end process;锯齿波发生器process(rst,clk)beginif rst='1' thencnt16<=(others=>'0');elsif clk='1' and clk'event thencnt16<=cnt16+1 ;end if;end process;旋转方向控制模块process(rst,clk)beginif rst='1' thenz<='0';f<='0';elsif clk'event and clk='1' thenif z_f='1' thenz<=agb;f<='0';elsez<='0';f<=agb;end if;end if;end process;3.对设计进行全编译；4.分别进行功能与时序仿真，验证逻辑功能；5.锁定引脚实验采用模式5，锁定引脚对照表如下信号键1 键2（level）键3clkz f level_display0level_display1引脚号1 2 3 9313213185 966.下载采用JA TG方式进行下载；7.将实验箱左上方直流电机处跳线位置插到直流允许端，（注意实验完毕后将此跳线插回直流禁止端），将右下方clock0频率改为65536Hz。
数字化项目建设方案(参考模板)一、项目背景及目标1.1 背景随着科技的发展和数字化转型趋势的加强，数字化项目的建设变得越来越重要。
数字化项目能够提高组织的效率、创新能力和竞争力，成为推动企业发展的重要战略。
1.2 目标本项目旨在通过数字化技术的应用，提升企业的运营效率、优化业务流程、改善客户体验，实现以下目标：- 提高业务处理速度和准确性- 降低运营成本和人力资源投入- 提升客户满意度和忠诚度- 打造数字化模式下的业务协同和创新能力二、项目范围2.1 项目概述本项目包括以下主要内容：- 系统规划与设计- 技术选择与集成- 数据迁移与整合- 测试与验证- 培训与支持2.2 范围限制本项目的范围限制如下：- 不涉及企业内部基础设施的改造- 不包括第三方系统的开发和定制- 不涉及政策和法律变更的解决方案三、项目实施计划3.1 项目阶段本项目将按照以下阶段进行实施：1. 系统规划与设计2. 技术选择与集成3. 数据迁移与整合4. 测试与验证5. 培训与支持3.2 时间安排根据项目范围和实施计划，具体的时间安排如下：四、项目风险管理在项目实施过程中，可能会面临以下风险：1. 技术风险：由于新技术的引入，可能会出现技术问题和不可预见的挑战。
2. 人员风险：项目团队成员的离职或缺席可能会对项目进度和质量产生影响。
3. 预算风险：因项目需求变更或不可预见的成本增加，可能导致预算超支。
4. 安全风险：系统漏洞、数据泄漏等安全问题可能会导致信息泄露和业务中断。
为降低风险，我们将采取以下措施：- 建立风险管理计划，定期评估和监控项目的风险状况- 保持密切沟通和合作，及时解决项目团队成员的问题和需求- 制定灵活的预算和合理的变更控制机制- 遵守相关安全标准和规定，加强系统和数据的安全保护五、项目成果评估项目的成果将按照以下指标进行评估：- 业务处理时间减少比例- 运营成本降低比例- 客户满意度调查结果- 新产品或服务推出情况六、项目交付与验收项目的交付和验收将根据以下步骤进行：1. 提交项目交付物和成果报告2. 进行验收测试和评估3. 完成项目交付和验收手续4. 移交项目给客户或相关部门七、项目团队和资源本项目的团队组成和资源需求如下：7.1 项目团队- 项目经理：负责项目整体管理和协调- 技术专家：负责技术选择和集成- 数据专员：负责数据迁移和整合- 测试人员：负责系统测试和验证- 培训师：负责用户培训和支持7.2 资源需求- 项目管理工具和软件- 技术设备和软件- 数据迁移和整合工具- 测试工具和设备- 培训材料和支持系统八、项目费用估算根据项目范围和资源需求，初步的费用估算如下：以上是对数字化项目建设方案的参考模板，具体内容会根据项目需求和实际情况进行定制。
实验名称：____________________实验日期：____________________实验地点：____________________一、实验目的1. 理解数字系统的基本组成和原理。
2. 掌握数字电路的基本实验方法和技能。
3. 提高对数字电路的分析和设计能力。
二、实验原理（一）实验背景简要介绍数字系统的概念、发展历程及其在现代社会中的应用。
（二）实验原理1. 数字电路的基本组成和功能。
2. 数字电路的常用逻辑门及其功能。
3. 数字电路的时序逻辑电路和组合逻辑电路的设计方法。
三、实验仪器与设备1. 数字电路实验箱2. 数字万用表3. 移动电源4. 实验指导书5. 计算器四、实验内容与步骤（一）实验内容1. 逻辑门电路实验2. 组合逻辑电路实验3. 时序逻辑电路实验（二）实验步骤1. 逻辑门电路实验（1）熟悉实验箱的各个功能模块。
（2）搭建简单的逻辑门电路，如与门、或门、非门等。
（3）验证电路功能，并观察输出波形。
（4）记录实验数据，分析实验结果。
2. 组合逻辑电路实验（1）根据实验要求，设计组合逻辑电路。
（2）搭建电路，连接实验箱各个模块。
（3）输入不同的输入信号，观察输出波形。
（4）记录实验数据，分析实验结果。
3. 时序逻辑电路实验（1）熟悉时序逻辑电路的基本原理。
（2）搭建简单的时序逻辑电路，如计数器、寄存器等。
（3）观察电路状态变化，分析电路功能。
（4）记录实验数据，分析实验结果。
五、实验结果与分析（一）实验结果1. 逻辑门电路实验结果2. 组合逻辑电路实验结果3. 时序逻辑电路实验结果（二）实验分析1. 分析实验数据，验证实验原理的正确性。
2. 分析实验过程中遇到的问题及解决方法。
3. 总结实验经验，提出改进建议。
六、实验结论1. 通过本次实验，掌握了数字电路的基本组成和原理。
2. 提高了数字电路的实验技能和设计能力。
3. 对数字电路在现代社会中的应用有了更深入的了解。
七、实验心得体会1. 总结实验过程中的收获和不足。
第1章习题1.1 名词解释PROM CPLD FPGA ASICJTAG边界扫描FPGA/CPLD编程与配置逻辑综合PAL EDA GAL IP-CORE ISP ASIC RTL FPGA SOPC CPLDIP-CORE SOC和SOPC EDA/CAD1.2 现代EDA技术的特点有哪些？采用HDL描述、自顶向下、开放标准、具有完备设计库1.3 什么是Top-down设计方式？（P4）1.4 数字系统的实现方式有哪些？各有什么优缺点？74LS系列/4000系列常规逻辑门设计:设计难度大、调试复杂采用CPLD/FPGA等可编程器件来设计：用HDL描述、设计难度小、调试仿真方便，开发费用低，但单位成本较高，适合小批量应用专用集成电路设计：设计掩模成本高，适合大批量应用1.5什么是IP复用技术？IP核对EDA技术的应用和发展有什么意义？（P5）IP可重复使用的一种功能设计，可节省设计时间、缩短开发周期，避免重复劳动为大规模SOC设计提供开发基础、和开发平台。
1.6 用硬件描述语言设计数字电路有什么优势？优势：可进行行为级、RTL级、门级多层面对电路进行描述、可功能仿真时序分析，与工艺无关。
1.8 基于FPGA/CPLD的数字系统设计流程包括哪些步骤？（P8 图1.7）1.9 什么是综合？常用的综合工具有哪些？HDL→RTL→门级→网表的描述转换过程ALTERA:MAX-PLUSII，Quartus, Xilinx:ISE , Lattice: ispLERVER1.10 功能仿真与时序仿真有什么区别？功能仿真不考虑器件延时，而时序分析必须考虑在不同器件中的物理信号的延时1.11 数字逻辑设计描述分哪几个层级，各有什么特点。
1.12、为何任意组合逻辑电路可用通用的与阵列、或阵列组合来实现。
可表示为布尔代数方程，由乘积项的和表示1.13 FPGA与CPLD在实现方式或内部结构上的主要区别查表、与或阵列1.14 VerilogHDL与计算机程序设计语言主要区别（描述并行电路行为或结构、描述的串行指令流）1.15 简述“逻辑综合”功能作用。
1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为（ 1）。
①设计输入②设计输出③仿真④综合2．VHDL属于（ 2）描述语言。
①普通硬件②行为③高级④低级3．在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA 来说是产生（ 2）文件。
①熔丝图②位流数据③图形④仿真5．在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ 2）。
①仿真器 ② 综合器 ③ 适配器 ④ 下载器6、在下列可编程逻辑器件中，属于易失性器件的是（ C）。
A、PROMB、CPLDC、FPGAD、PAL7、以下四种PLD器件那个不是非易失型的（ D）.A、PROMB、EPLDC、EEPROMD、基于SRAM编程元件8、以下选项中其结构是由可编程与阵列和可编程或阵列构成的是（ C ）？A、PROMB、PLAC、PLAD、GAL9、一下编程软件不是用浮栅编程技术的是（ D）A、EPROMB、EEPROMC、FLASHD、PROM10、将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件的是（ B）？A、综合器B、适配器C、下载器D、编程11.不属于IP模块类型的是（D）A固核 B软核 C硬核 D黑核12.下类属于功能彷真的是（D）A考虑信号的时延 B考虑信号的大小C考虑信号的规律 D不考虑信号的时延13.下类不属于简单PLD的是（B）A PLAB PROMC PALD GAL14、EDA技术发展的第二阶段是（B）A、CADB、CAEC、EDAD、PLD15、（B）指的是以版图形式实现的设计模块。
A、软核B、硬核C、固核D、散核16、可编程逻辑阵列是（C）A、PROMB、PALC、PLAD、GAL17、查找表的原理类似于ROM，其物理结构是静态存储器（SRAM），N个输入项的逻辑函数可以由一个（A）位容量的SRAM来实现。
A、2B、2C、2D、2-118、QuartusⅡ进行EDA设计开发过程中的综合、适配属于（D）步骤中。
石河子大学信息科学与技术学院毕业论文课题名称：手写体数字识别系统设计学生姓名：学号：学院：信息科学与技术学院专业年级：电子信息工程2007级指导教师：职称：完成日期：二○一一年六月十一日手写体数字识别系统设计学生：指导教师：[摘要] 随着科学技术的迅速发展，在邮政编码、统计报表、财务报表、银行票据等处理大量字符信息录入的场合，手写数字识别系统的应用需求越来越强烈，如何将数字方便、快速地输入到计算机中已成为关系到计算机技术普及的关键问题。
本文设计实现了一个基于Matlab软件的手写体数字识别系统，采用模块化设计方法，编写了摄像头输入、直接读取图片、写字板输入三个模块，利用摄像头等工具，将以文本形式存在的手写体数字输入进计算机，完成对手写体数字图片的采集，并设计了一种手写数字识别方法，对手写体数字图像进行预处理、结构特征提取、分类识别，最终以文本形式输出数字，从而实现手写体数字的识别。
[关键词] 预处理，结构特征提取，分类识别，手写体数字识别Handwritten Digit Recognition SystemStudents：Teacher：Abstract:With the rapid development of science and technology, in zip code, statistics, reports, financial statements, Bank bills dealing with a large number of characters, such as information recorded occasions, handwritten digit recognition system of requirement has become stronger and stronger, how easily and quickly the number entered in the computer has become a key issue relates to the popularization of computer technology. This article design implementation has a based on Matlab software of handwriting body digital recognition system, used module of design method, write has camera entered, and directly read pictures, and write Board entered three a module, using camera, tools, will to text form exists of handwriting body digital entered into computer, completed on handwriting body digital pictures of collection, and design has a handwriting digital recognition method, on handwriting body digital image for pretreatment, and structure features extraction, and classification recognition, eventually to text form output digital, to implementation handwriting body digital of recognition.Key words: Pretreatment, structure feature extraction, classification and recognition, handwritten digit recognition.目录第一章引言 (1)1.1课题背景 (1)1.2课题研究目的及意义 (2)1.2.1 手写体数字识别的研究目的 (2)1.2.2 手写体数字识别的研究意义 (3)1.3课题研究现状及发展趋势 (3)1.4课题整体结构 (5)1.5课题难点分析 (5)第二章开发运行环境 (6)2.1系统开发环境和运行环境 (6)2.2开发工具介绍 (6)2.2.1 硬件部分介绍 (6)2.2.2 软件部分介绍 (8)第三章手写体数字识别系统构成及原理 (10)3.1图像处理基础知识 (10)3.2手写体数字识别系统构成 (13)3.3手写体数字识别系统原理 (13)3.3.1预处理 (13)3.3.2图像分割 (17)3.3.3特征提取 (19)3.3.4分类识别 (20)第四章手写体数字识别系统设计分析 (21)4.1程序主界面 (21)4.2基准库的选择与建立 (23)4.3手写体数字识别系统设计 (23)4.3.1摄像头输入模块的设计 (23)4.3.2直接读图模块的设计 (25)4.3.3写字板输入模块的设计 (27)第五章系统性能评价及实验结果分析 (30)5.1识别系统性能的评价 (30)5.2实验结果分析 (31)第六章结论 (33)6.1毕业设计总结 (33)6.2课题前景与展望 (34)致谢 (37)参考文献 (37)附录 (39)附1、识别部分主程序 (39)附2、创建模板部分函数 (40)附3、切割图片部分函数 (42)附4、输出图片部分函数 (43)第一章引言1.1 课题背景数字已有数千年的历史，在世界上使用很广，然而，在当今社会里，如何快速高效地将数字输入计算机，已成为影响人机接口效率的一个重要瓶颈，也关系到计算机能否真正在我国得到普及应用[1]。
建筑数字化应用方案模板随着科技的不断发展进步，建筑行业也开始逐渐应用数字化技术，以提高效率和质量。
建筑数字化应用方案是将数字技术与建筑设计、施工和管理等环节相结合，以实现信息化、智能化和高效化的目标。
下面是一个建筑数字化应用方案的模板，供参考：一、背景和目的：1.1 背景介绍：简要介绍建筑行业数字化应用的背景和趋势。
1.2 目的：明确建筑数字化应用的目标和意义。
二、应用场景：2.1 建筑设计：介绍数字化设计工具和软件的应用，提高设计效率和质量。
2.2 施工管理：介绍数字化施工管理系统的应用，实现施工进度和质量的控制。
2.3 建筑设备维护：介绍数字化设备维护系统的应用，实现设备运行状态的实时监控和维护管理。
2.4 建筑物联网应用：介绍建筑物联网技术的应用，实现建筑智能化和节能环保。
三、技术支持：3.1 数字化设计软件：介绍主流的数字化设计软件和工具，如CAD、BIM等。
3.2 施工管理系统：介绍数字化施工管理系统的主要功能和特点。
3.3 设备维护系统：介绍数字化设备维护系统的技术原理和应用案例。
3.4 物联网平台：介绍建筑物联网平台的主要功能和应用范围。
四、实施步骤：4.1 可行性分析：进行建筑数字化应用的可行性分析，评估投资回报和风险。
4.2 需求分析：对于各个应用场景，进行详细的需求分析和定制化设计。
4.3 技术选型：根据需求分析结果，选择合适的数字化设计软件、施工管理系统、设备维护系统和物联网平台。
4.4 实施和测试：按照设计方案，进行系统的实施和功能测试。
4.5 运营和维护：建立日常运营和维护机制，确保系统的稳定运行和有效维护。
五、效果评估：5.1 时间效果：评估数字化应用对于建筑设计和施工进度的提升效果。
5.2 质量效果：评估数字化应用对于建筑设计和施工质量的提升效果。
5.3 成本效果：评估数字化应用对于建筑项目成本的降低效果。
5.4 环境效果：评估数字化应用对于建筑节能环保和可持续发展的推动效果。
东南大学自动化学院《数字系统课程设计》专业综合设计报告姓名：学号：专业：自动化实验室:电工电子四楼组别：无同组人员：无设计时间：2012年8 月8日—- 2010 年9 月15 日评定成绩：审阅教师:目录一．课程设计的目的与要求（含设计指标)……………………………………………3页码二．原理设计（或基本原理）……………………………………………………………3页码三。
架构设计（架构设计）………………………………………………………………4页码四。
方案实现与测试（或调试）…………………………………………………………5页码五．分析与总结……………………………………………………………………………15页码一。
课程设计的目的与要求(含设计指标)主干道与乡村公路十字交叉路口在现代化的农村星罗棋布，为确保车辆安全、迅速地通过，在交叉路口的每个入口处设置了红、绿、黄三色信号灯。
红灯禁止通行；绿灯允许通行;黄灯亮则给行驶中的车辆有时间行驶到禁行线之外。
主干道和乡村公路都安装了传感器，检测车辆通行情况,用于主干道的优先权控制。
具体要求如下：（1）当乡村公路无车时，始终保持乡村公路红灯亮，主干道绿灯亮。
（2）当乡村公路有车时,而主干道通车时间已经超过它的最短通车时间时，禁止主干道通行，让乡村公路通行。
主干道最短通车时间为25s 。
（3）当乡村公路和主干道都有车时，按主干道通车25s，乡村公路通车16s交替进行。
（4）不论主干道情况如何，乡村公路通车最长时间为16s。
（5）在每次由绿灯亮变成红灯亮的转换过程中间，要亮5s时间的黄灯作为过渡。
（6）用开关代替传感器作为检测车辆是否到来的信号。
用红、绿、黄三种颜色的发光二极管作交通灯。
要求显示时间，倒计时二。
原理设计（或基本原理)本设计用了Verilog HDL语言， TOP—DOWN设计,设计方法从系统设计入手,在顶层进行功能方框图的划分和结构设计。
具体过程如下：该系统中输入变量有：set(使能开关），c（乡村道路开关)， clk(系统时钟），该控制系统打开后共有两种状态: 一种是只有主干道交通灯亮，这种情况比较简单，此时主干道绿灯一直亮着。
科目：VHDL语言与数字系统EDA设计专业：微电子与固体电子学学生姓名：陈庆宇提交日期： 2011年5月26号目录实验一 (1)实验二 (5)实验三 (9)实验四 (11)实验五 (17)作业 (27)实验一1. 实验内容1. 用IF 语句设计一个四－十六译码器；2. 用CASE 语句设计一个四－十六译码器；3. 用GENERATE 语句构造一个串行的十六进制计数器。
2. 实验目的会用VHDL 语言实现一些简单的组合逻辑和时序逻辑，学会使用相关EDA 软件进行VHDL 代码的输入、仿真。
3. 实验方案本实验有三个小实验组成，先分别将方案分别列出：a ：用IF 语句设计一个四－十六译码器接口信号的定义如图--1：g1，g2a ，g2b 为片选信号，sel 为输入 编码，y 为译码输出b ：用CASE 语句设计一个四－十六译码器 接口定义同样的如图-1：g1，g2a ，g2b 为片选信号，sel 为输入编码，y 为译码输出c ：用GENERATE 语句构造一个串行的十六进制计数器先用行为描述设计一个D 触发器，然后用结构描述的方法将四个D 触发器用特定的接法连接起来。
其中clk 、clr 为时钟和清零输入，q 为计数输出。
4.仿真结果（仿真软件：Quartus II 7.2 ）a：用IF语句实现的四－十六译码器的仿真结果上图为：片选信号无效的时候的仿真波形，输出为高电平。
上图为：片选信号有效的时候的仿真波形。
b：用CASE语句实现的一个四－十六译码器的仿真结果（直接让片选有效）c：用GENERATE语句构造的串行的十六进制计数器的仿真波形注：当clr为0时对计数结果清零，时钟上升沿计数器加1.5.关键部分代码a：用IF语句设计一个四－十六译码器PROCESS(G1,g2a,g2b,sel)beginif(g1='1'and g2a='0'and g2b='0')thenif(sel="0000")then y<="1111111111111110";elsif(sel="0001")then y<="1111111111111101";elsif(sel="0010")then y<="1111111111111011";elsif(sel="0011")then y<="1111111111110111";elsif(sel="0100")then y<="1111111111101111";elsif(sel="0101")then y<="1111111111011111";elsif(sel="0110")then y<="1111111110111111";elsif(sel="0111")then y<="1111111101111111";elsif(sel="1000")then y<="1111111011111111";elsif(sel="1001")then y<="1111110111111111";elsif(sel="1010")then y<="1111101111111111";elsif(sel="1011")then y<="1111011111111111";elsif(sel="1100")then y<="1110111111111111";elsif(sel="1101")then y<="1101111111111111";elsif(sel="1110")then y<="1011111111111111";elsif(sel="1111")then y<="0111111111111111";else y<="XXXXXXXXXXXXXXXX";end if;else Y<="1111111111111111";end if;end process;b：用CASE语句设计一个四－十六译码器case sel iswhen "0000"=>y<="1111111111111110";when "0001"=>y<="1111111111111101";when "0010"=>y<="1111111111111011";when "0011"=>y<="1111111111110111";when "0100"=>y<="1111111111101111";when "0101"=>y<="1111111111011111";when "0110"=>y<="1111111110111111";when "0111"=>y<="1111111101111111";when "1000"=>y<="1111111011111111";when "1001"=>y<="1111110111111111";when "1010"=>y<="1111101111111111";when "1011"=>y<="1111011111111111";when "1100"=>y<="1110111111111111";when "1101"=>y<="1101111111111111";when "1110"=>y<="1011111111111111";when "1111"=>y<="0111111111111111";when others =>y<="XXXXXXXXXXXXXXXX";end case;c：用GENERATE语句构造一个串行的十六进制计数器architecture count16er of count16 iscomponent dfip isport(d:in std_logic;clr:in std_logic;ck:in std_logic;q:out std_logic;qb:out std_logic);end component;signal clk_in:std_logic_vector(4 downto 0);beginclk_in(0)<=clk;G1:for i in 0 to 3 generateU0:dfip port map(d=>clk_in(i+1),ck=>clk_in(i),clr=>clr,q=>q(i),qb=>clk_in(i+1));end generate;end count16er;实验二1. 实验内容1. 设计一个两位二进制的加法器2. 设计一个两位的BCD 计数器2. 实验目的会用VHDL 语言的多种描述方式实现典型的组合逻辑和时序逻辑，学会使用相关EDA 软件进行VHDL 代码的输入、仿真。
第一次作业1.1 EDA 的英文全称是什么？EDA 的中文含义是什么？答：ED自动化A 即 Electronic Design Automation 的缩写，直译为：电子设计。
1.2什么叫 EDA 技术？利用 EDA 技术进行电子系统的设计有什么特点？答：EDA 技术有狭义和广义之分，狭义 EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为 IES/ASIC 自动设计技术。
①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。
1.3从使用的角度来讲，EDA 技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用？答：EDA 技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。
其中，硬件描述语言是重点。
对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。
对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解 VHDL 的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了 VHDL 语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。
数字系统设计综合实验报告实验名称：1、加法器设计2、编码器设计3、译码器设计4、数据选择器设计5、计数器设计6、累加器设计7、交通灯控制器设计班级：姓名：学号：指导老师：实验1 加法器设计1）实验目的（1）复习加法器的分类及工作原理。
（2）掌握用图形法设计半加器的方法。
（3）掌握用元件例化法设计全加器的方法。
（4）掌握用元件例化法设计多位加法器的方法。
（5）掌握用Verilog HDL语言设计多位加法器的方法。
（6）学习运用波形仿真验证程序的正确性。
（7）学习定时分析工具的使用方法。
2）实验原理加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。
目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。
加法器可分为1位加法器和多位加法器两大类。
1位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。
（1）半加器如果不考虑来自低位的进位而将两个1位二进制数相加，称半加。
实现半加运算的电路则称为半加器。
若设A和B是两个1位的加数，S 是两者相加的和，C是向高位的进位。
则由二进制加法运算规则可以得到。
（2）全加器在将两个1位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。
实现全加运算的电路则称为全加器。
若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加的和，C是向高位的进位。
则由二进制加法运算规则可以得到：3）实验内容及步骤（1）用图形法设计半加器，仿真设计结果。
（2）用原件例化的方法设计全加器，仿真设计结果（3）用原件例化的方法设计一个4为二进制加法器，仿真设计结果，进行定时分析。
（4）用Verilog HDL语言设计一个4为二进制加法器，仿真设计结果，进行定时分析。
（5）分别下载用上述两种方法设计4为加法器，并进行在线测试。
4)设计1）用图形法设计的半加器，如下图1所示，由其生成的符号如图2所示。
第一次作业1.1 EDA 的英文全称是什么？EDA 的中文含义是什么？答：ED自动化A 即 Electronic Design Automation 的缩写，直译为：电子设计。
1.2什么叫 EDA 技术？利用 EDA 技术进行电子系统的设计有什么特点？答：EDA 技术有狭义和广义之分，狭义 EDA 技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为 IES/ASIC 自动设计技术。
①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。
1.3从使用的角度来讲，EDA 技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用？答：EDA 技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。
其中，硬件描述语言是重点。
对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。
对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解 VHDL 的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了 VHDL 语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。
对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。
对于实验开发系统，主要能够根据自己所拥有的设备，熟练地进行硬件验证或变通地进行硬件验证。
1.4 什么叫可编程逻辑器件(简称 PLD)？ FPGA 和 CPLD 的中文含义分别是什么？国际上生产FPGA/CPLD 的主流公司，并且在国内占有较大市场份额的主要有哪几家？其产品系列有哪些？其可用逻辑门/等效门数大约在什么范围？答：可编程逻辑器件(简称 PLD)是一种由用户编程以实现某种逻辑功能的新型逻辑器件。
FPGA 和 CPLD 分别是现场可编程门阵列和复杂可编程逻辑器件的简称。
国际上生产 FPGA/CPLD的主流公司，并且在国内占有市场份额较大的主要是Xilinx，Altera，Lattice 三家公司。
Xilinx 公司的 FPGA 器件有XC2000，XC3000，XC4000，XC4000E，XC4000XLA，XC5200 系列等，可用门数为 1200～18 000；Altera 公司的 CPLD 器件有FLEX6000，FLEX8000，FLEX10K， FLEX10KE 系列等，提供门数为 5000～25 000；Lattice 公司的 ISP-PLD 器件有ispLSI1000，ispLSI2000，ispLSI3000，ispLSI6000 系列等，集成度可多达 25 000 个 PLD 等效门。
第二次作业1.8目前比较流行的、主流厂家的 EDA 的软件工具有哪些？这些开发软件的主要区别是什么？答：目前比较流行的、主流厂家的 EDA 的软件工具有 Altera 的MAX+plus II、Lattice 的ispEXPERT、Xilinx 的 Foundation Series。
1.10 对于目标器件为 FPGA/CPLD 的 VHDL 设计，其工程设计包括几个主要步骤？每步的作用是什么？每步的结果是什么？答：第一:需要进行“源程序的编辑和编译”—用一定的逻辑表达手段将设计表达出来; 第二：要进行“逻辑综合”---将用一定的逻辑表达手段将表达出来的设计经过一系列的操作，分解成一系列的逻辑电路及对应的关系（电路分解）；第三：要进行目标器件的“布线/适配”---在选用的目标器件中建立这些基本逻辑电路的对应关系（逻辑实现）第四：目标器件的编程下载---将前面的软件设计经过编程变成具体的设计系统（物理实现）；最后要进行硬件仿真/硬件测试---验证所设计的系统是否符合要求。
同时，在设计过程中要进行有关仿真”---模拟有关设计结果与设计构想是否相符。
1.11名词解释：逻辑综合、逻辑适配、行为仿真、功能仿真、时序仿真。
答：逻辑综合：逻辑综合器的功能就是将设计者在 EDA 平台上完成的针对某个系统项目的HDL、原理图或状态图形的描述，针对给定硬件结构组件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述文件。
由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定硬件结构用某种网表文件的方式联系起来。
显然，综合器是软件描述与硬件实现的一座桥梁。
综合过程就是将电路的高级语言描述转换成低级的，可与 FPGA/CPLD 或构成 ASIC 的门阵列基本结构相映射的网表文件。
逻辑适配：适配器的功能是将由综合器产生的网表文件配置于指定的目标器件中，产生最终的下载文件，如 JEDEC 格式的文件。
适配所选定的目标器件(FPGA/CPLD 芯片)必须属于原综合器指定的目标器件系列。
行为仿真：在综合以前可以先对 VHDL 所描述的内容进行行为仿真，即将 VHDL 设计源程序直接送到 VHDL 仿真器中仿真，这就是所谓的 VHDL 行为仿真。
因为此时的仿真只是根据 VHDL 的语义进行的，与具体电路没有关系。
功能仿真：仅对VHDL 描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及具体器件的硬件特性，如延时特性。
时序仿真：时序仿真是接近真实器件运行的仿真，仿真过程中已将器件特性考虑进去了，因而，仿真精度要高得多。
但时序仿真的仿真文件必须来自针对具体器件的布线/适配器所产生的仿真文件。
综合后所得的 EDIF/XNF 门级网表文件通常作为FPGA 布线器或CPLD 适配器的输入文件。
通过布线/适配的处理后，布线/适配器将生成一个VHDL 网表文件，这个网表文件中包含了较为精确的延时信息，网表文件中描述的电路结构与布线/适配后的结果是一致的。
此时，将这个 VHDL 网表文件送到 VHDL 仿真器中进行仿真，就可以得到精确的时序仿真结果了。
1.12谈谈你对 EDA 技术应用的展望。
1.EDA 技术将广泛应用于高校电类专业实践教学工作中；2.EDA 技术将广泛应用于科研工作和新产品的开发中；3.EDA 技术将广泛应用于专用集成电路的开发中；4.EDA 技术将广泛应用于传统机电设备的升级换代和技术改造中。
2.1简述 PLD 的基本类型和分类方法。
答：常见的 PLD 产品有：PROM、EPROM、EEPROM、PLA、FPLA、PAL、GAL、CPLD、EPLD、EEPLD、HDPLD、FPGA、pLSI、ispLSI、ispGDS。
分类方法有：1、从结构的复杂度分类；2、从互连结构树上分类；3、从可编程特性上分类；4、从可编程元件上分类；2 .2CPLD 和 FPGA 是如何进行标识的？举例进行说明。
答：FPGA 与 CPLD 的辨别和分类主要是根据其结构特点和工作原理。
通常的分类方法是：将以乘积项结构方式构成逻辑行为的器件称为 CPLD，如 Lattice 的 ispLSI 系列、Xilinx 的XC9500 系列、Altera 的 MAX7000S 系列和 Lattice(原 Vantis)的 Mach 系列等。
将以查表法结构方式构成逻辑行为的器件称为 FPGA，如Xilinx 的 SPARTAN 系列、Altera的 FLEX10K 或 ACEX1K 系列等。
2.3 Altera公司、Xilinx公司、Lattice公司有哪些器件系列？这些器件各有什么性能指标？答：这些公司有CPLD器件系列、FPGA系列、ispLSI和pLSI逻辑器件系列;CPLD器件系列提高了芯片的利用率和工作频率；FPGA系列具有高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本，设计灵活方便，可无限次反复编程，并可现场模拟调试等优点。
ispLSI和pLSI逻辑器件系列即有低密度PLD使用方便、性能可靠等优点，又有FPGA器件的高密度和灵活性。
2.4 CPLD的英文全称是什么？CPLD的结构主要由哪几部分组成?每一部分的作用如何？答：Complex Programmable Logic Devices;主要由宏单元、可编程连线、I/O控制块组成；宏单元是基本结构、可编程连线负责信号传递，连线所有的宏单元。
I/O控制块负责输入输出的电气特性控制。
2.7什么叫FPGA的配置模式？FPGA器件有哪几种配置模式？每种配置模式有什么特点？FPGA的配置流程如何？答：FPGA的配置模式是指FPGA用来完成设计时的逻辑配置和外部连接方式；FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。
AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持Cyclone系列。
使用Altera串行配置器件来完成。
Cyclone期间处于主动地位，配置期间处于从属地位。
配置数据通过DATA0引脚送入FPGA。
配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。
PS则由外部计算机或控制器控制配置过程。
通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0引脚送入FPGA。
配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。
JTAG接口是一个业界标准,主要用于芯片测试等功能,使用IEEE Std 1149.1联合边界扫描接口引脚，支持JAM STAPL标准，可以使用Altera下载电缆或主控器来完成；FPGA的配置流程一般包括芯片的初始化、配置和启动等几个过程；2.8 什么叫系统可编程？是不是只有Lattice公司的产品具有系统可编程的特性？答：系统可编程就是当系统上电并正常工作时，计算机通过系统中的CPLD拥有ISP接口并直接对其进行编程，器件在编程后立即进入工作状态。
不是；3.2 VHDL程序一般包括几个组成部分？每部分的作用是什么？答：（1）三个基本组成部分：库、程序包使用说明，实体描述和实体对应的结构体描述。
