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8086总线周期时钟周期

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总线周期的概念

总线周期的概念

DMA总线周期的概念1.微处理器是在时钟信号CLK控制下按节拍工作的。

8086/8088系统的时钟频率为4.77MHz，每个时钟周期约为200ns。

2.由于存贮器和I/O端口是挂接在总线上的，CPU对存贮器和I/O 接口的访问，是通过总线实现的。

通常把CPU通过总线对微处理器外部（存贮器或I/O接口）进行一次访问所需时间称为一个总线周期。

一个总线周期一般包含4个时钟周期，这4个时钟周期分别称4个状态即T1状态、T2状态、T3状态和T4状态。

1.DMA的通道选择不是随便的，要根据映像来。

2.外设地址的自增，可能会曾到下一个外设，比如：0X40012400为ADC1的起始地址0X40012800就是ADC2的起始地址了所以在设置此元素是否要递增时要注意了。

STM32 DMA使用详解DMA部分我用到的相对简单，当然，可能这是新东西，我暂时还用不到它的复杂功能吧。

下面用问答的形式表达我的思路。

DMA有什么用？直接存储器存取用来提供在外设和存储器之间或者存储器和存储器之间的高速数据传输。

无须CPU的干预，通过DMA数据可以快速地移动。

这就节省了CPU的资源来做其他操作。

有多少个DMA资源？有两个DMA控制器，DMA1有7个通道，DMA2有5个通道。

数据从什么地方送到什么地方?外设到SRAM（I2C/UART等获取数据并送入SRAM）；SRAM的两个区域之间；外设到外设（ADC读取数据后送到TIM1控制其产生不同的PWM占空比）；SRAM到外设（SRAM中预先保存的数据送入DAC产生各种波形）；……还有一些目前还搞不清楚的。

DMA可以传递多少数据？传统的DMA的概念是用于大批量数据的传输，但是我理解，在STM32中，它的概念被扩展了，也许更多的时候快速是其应用的重点。

数据可以从1～65535个。

直接存储器存取（Direct Memory Access，DMA）是计算机科学中的一种内存访问技术。

它允许某些电脑内部的硬体子系统（电脑外设），可以独立地直接读写系统存储器，而不需绕道 CPU。

微机原理(杭州电子科技大学【4】8086系统结构[2-3]

微机原理(杭州电子科技大学【4】8086系统结构[2-3]


15:28
22
二、系统的复位与启动
【8086CPU时序】
① 复位信号：通过RESET引脚上的触发信号来引起8086系统复位和启
动，RESET至少维持4个时钟周期的高电平。
② 复位操作：当RESET信号变成高电平时，8086／8088CPU结束现行
操作，各个内部寄存器复位成初值。
标志寄存器
清零
指令寄存器 CS寄存器 DS寄存器 SS寄存器 ES寄存器
的比例倍频后得到CPU的主频，即： CPU主频 = 外频 × 倍频系数
⑥ PC机各子系统时钟(存储系统，显示系统，总线等)是由系统频率按 照一定的比例分频得到。
15:28
5
内频 550MHz Pentium III
倍频系数5.5
L1 Cache
L2 550MHz Cache
处理机总线 100MHz
微机原理与接口技术
第四讲
15:28
第二章 8086系统结构
内容提要
z微型计算机的发展概况 z8086CPU内部结构 z8086CPU引脚及功能 z8086CPU存储器组织 z8086CPU系统配置 z8086CPU时序
15:28
2
※有关概念介绍
z 主频，外频，倍频系数 z T状态 z 总线周期 z 指令周期 z 时序 z 时序图
总线操作
读存储器操作 (取操作数)
写存储器操作 (将结果存放到内存)
读 I/O 端口操作 (取 I/O 端口中的数)
写 I/O 端口操作 (往 I/O 端口写数)
中断响应操作
总线周期
存储器读周期 存储器写周期 I/O 端口读周期 I/O 端口写周期 中断响应周期
15:28
8086的总线操作和时序及工作模式

8086的总线操作和时序及工作模式

（Input and Output/Memory） ➢I/O或存储器访问，输出、三态 ➢该引脚输出高电平时，表示CPU将访问I/O端口，这时地址 总线A15 ~ A0提供16位I/O口地址 ➢该引脚输出低电平时，表示CPU将访问存储器，这时地址 总线A19 ~ A0提供20位存储器地址
READY
RESET
GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI
INTR CLK GND
8088
1
40
2
39
3
38
4
37
5
36
6
35
7
34
8
33
9
32
10
31
11
30
12
29
13
28
14
27
15
26
16
25
17
24
状态Ti
总线操作与时序
➢ 时序（Timing）是指信号高低电平（有效或无效）变化及 相互间的时间顺序关系
➢ 总线时序描述CPU引脚如何实现总线操作
5.1 时钟周期、总线周期和指令周期
描述总线操作的CPU时序有三级 ◦ 指令周期 → 总线周期 → 时钟周期 指令周期（Instruction Cycle） 1、 8086CPU执行一条指令所需要的时间称为指令周期 （Instruction Cycle） 。 2、一个指令周期由一个或若干个总线周期组成，不同指令 的指令周期不是等长的，最短为一个总线周期，长的指令周 期，如乘法指令周期，长达124个时钟周期。
地址总线
数据总线
数据总线
控制总线
微机原理课后单元习题-单元2-8086cpu

微机原理课后单元习题-单元2-8086cpu

习题二 8086微处理器答案主要内容：主要介绍8086／8088CPU内部结构。

了解80X86CPU的特点。

8086 CPU在内部结构上由哪几部分组成其功能是什么【答】8086的内部结构分成两部分。

总线接口部件BIU，负责控制存储器与I/O端口的信息读写，包括指令获取与排队、操作数存取等。

执行部件EU负责从指令队列中取出指令，完成指令译码与指令的执行行。

8086的总线接口部件有那几部分组成其功能是什么【答】8086的总线接口部件主要由下面几部分组成：4个段寄存器CS/DS/ES/SS，用于保存各段地址；一个16位的指令指针寄存器IP，用于保存当前指令的偏移地址；一个20位地址加法器，用于形成20位物理地址；指令流字节队列,用于保存指令；存储器接口，用于内总线与外总线的连接。

8086的执行单元（部件）由那几部分组成有什么功能【答】8086的执行单元部件主要由下面几部分组成：控制器、算数逻辑单元、标志寄存器、通用寄存器组。

（1）控制器，从指令流顺序取指令、进行指令译码，完成指令的执行等。

（2）算数逻辑单元ALU，根据控制器完成8/16位二进制算数与逻辑运算。

（3）标志寄存器，使用9位，标志分两类。

其中状态标志6位，存放算数逻辑单元ALU运算结果特征；控制标志3位，控制8086的3种特定操作。

（4）通用寄存器组，用于暂存数据或指针的寄存器阵列。

8086内部有哪些通用寄存器【答】四个16位数据寄存器AX、BX、CX、DX，二个指针寄存器SP、BP, 二个变址寄存器SI、DI。

这些寄存器使用上一般没有限制，但对某些特定指令操作，必须使用指定寄存器，可参考后面指令系统章节。

8086内部有哪些段寄存器各有什么用途【答】四个16位段寄存器：CS、DS、SS、ES，分别保存代码段、数据段、堆栈段与扩展段的段地址。

8086CPU状态标志和控制标志又何不同程序中是怎样利用这两类标志的 8086的状态标志和控制标志分别有哪些【答】（1）标志分两类：状态标志（6位）,反映刚刚完成的操作结果情况。

2-3 8086系统总线时序

2-3 8086系统总线时序


如果在一个总线周期后不立即执行下一个总线周期 即总线上无数据传输操作 系统总线处于空闲状态，则执行空闲周期T 系统总线处于空闲状态，则执行空闲周期 i 空闲周期 Ti也以时钟周期 为单位 也以时钟周期T为单位 两个总线周期之间插入几个Ti与 两个总线周期之间插入几个 与8086CPU执行的指令有关 执行的指令有关 如8086执行一条乘法指令时，需要 执行一条乘法指令时， 执行一条乘法指令时 需要124个T周期 个 周期 而其间使用总线的时间极少，大部分时间用于 而其间使用总线的时间极少，大部分时间用于CPU内部运算 内部运算 故指令周期中插入的T 多达100多个 故指令周期中插入的 i多达 多个
一个总线周期完成一次数据传送，至少包含两个过程： 一个总线周期完成一次数据传送，至少包含两个过程： （1）传送地址 ） （2）传送数据 ） CPU在T1周期将要访问的存储器或 端口的地址送上总线 将要访问的存储器或I/O端口的 在 周期将要访问的存储器或 端口的地址送上总线 周期通过总线 通过总线传送数据 在T2～T4周期通过总线传送数据 即数据传送必须在T 即数据传送必须在 2～T4这3个周期内完成 个周期内完成 否则在T 过后CPU将开始下一个总线周期。 将开始下一个总线周期。 否则在 4过后 将开始下一个总线周期 如果存储器或外设由于本身速度或其他原因，无法在3个 周期中 如果存储器或外设由于本身速度或其他原因，无法在 个T周期中 完成与CPU的数据交换，则 的数据交换， 完成与 的数据交换 发出请求延长总线周期的低电平信号到CPU的READY引脚 的 发出请求延长总线周期的低电平信号到 引脚 CPU检测到 检测到READY为低时，就在 3与T4之间插入等待周期 TW 为低时， 之间插入等待周期 检测到 为低时 就在T 插入T 插入 W的个数与外设请求信号的持续时间长短有关 通过插入T 周期，以降低系统的速度为代价，实现了高速CPU 通过插入 W周期，以降低系统的速度为代价，实现了高速 与低速的存储器或外设同步工作。 与低速的存储器或外设同步工作。
《计算机组成原理》第四章总线与时序练习题及答案

《计算机组成原理》第四章总线与时序练习题及答案

《计算机组成原理》第四章总线与时序练习题及答案选择题目：1. 当M/IO 0=,RD 0=,WR=1时，CPU 完成的操作是（ c ）。

A. 存储器读操作B. 存储器写操作C. IO 端口读操作D. IO 端口写操作2. 8086CPU 的时钟频率为5MHz ，它的典型总线周期为（ c ）A. 200nsB. 400nsC. 800nsD. 1600ns3. 某微机最大可寻址的内存空间为16MB ，则其系统地址总线至少应有（ D）条。

A. 32B. 16C. 20D. 244. 8086的系统总线中，地址总线和数据总线分别为（ B ）位。

A. 16,16B. 20,16C. 16,8D. 20,205. 8086CPU 一个总线周期可以读（或写）的字节数为（ B ）A. 1个B. 2个C. 1个或2个D. 4个8086有16条数据总路线，一次可以传送16位二进制，即两个字节的数6. 当8086CPU 采样到READY 引脚为低电平时，CPU 将（ B ）A. 执行停机指令B. 插入等待周期C. 执行空操作D. 重新发送地址7. 当8086CPU读写内存的一个对准存放的字时，BHE和A0的状态为（ A ）。

A. 00B. 01C. 10D. 118. 当8086CPU采样到READY引脚为低电平时，CPU将（ B ）A. 执行停机指令B. 插入等待周期C. 执行空操作D. 重新发送地址9. 8086CPU的字数据可以存放在偶地址，也可以存放在奇地址。

下列说法正确的是（ A ）A. 堆栈指针最好指向偶地址B. 堆栈指针最好指向奇地址C. 堆栈指针只能指向偶地址D. 堆栈指针只能指向奇地址10. 8086CPU在进行对外设输出操作时，控制信号M/IO和DT/R状态必须是（D ）A. 0,0B. 0,1C. 1,0D. 1,111. 8086CPU复位时，各内部寄存器复位成初值。

复位后重新启动时，计算机将从内存的（ c ）处开始执行指令。

8086CPU时序

8086CPU时序


中断响应周期
中断响应周期
二、最小方式系统总线周期 总线保持请求和总线授予时序
当系统中CPU之外的总线主设备需要占用总线时，向CPU 之外的总线主设备需要占用总线时， 当系统中 之外的总线主设备需要占用总线时 发出一个总线保持请求信号HOLD，该信号可能与时钟信号不 发出一个总线保持请求信号 ， 同步。 到该信号时， 同步。CPU在每个时钟周期的上升沿检测到该信号时，在当前 在每个时钟周期的上升沿检测到该信号时 发出HLDA 总线周期的T4后或下一个总线周期的 后或下一个总线周期的T1后 发出 总线周期的 后或下一个总线周期的 后 ， CPU发出 信号，并让出总线。 信号，并让出总线。
二、最小方式系统总线周期
读周期
8086最小方式系统读总线周期时序图
二、最小方式系统读写时序
写周期
8086最小方式系统写总线时序图
二、最小方式系统总线周期
CPU中止现行程序 从CPU中止现行程序 转中断服务程序这 一过程, 一过程,用两个总线 周期。 周期。 第一个响应周期 ： AD15 AD0 /S7 15使AD15-AD0、/S7、 19/S /S6 16/S 悬空。 /S3 A19/S6-A16/S3悬空。 第二个响应周期 ： 外设向数据总线上 输送一个字节的中 断类型号。 断类型号。 每一响应周期的T 每一响应周期的 T1 状态输出一个高电 平脉冲， 平脉冲 ， 作为地址 锁存信号。 锁存信号。
5.2 8086系统总线时序 8086系统总线时序
一、基本概念
指令周期：执行一条指令所需要的时间， 指令周期：执行一条指令所需要的时间，有若干总线周期 组成。 组成。 总线周期（机器周期） CPU进行一次数据传输所需的时间。 总线周期（机器周期）：CPU进行一次数据传输所需的时间。 进行一次数据传输所需的时间 状态。 一个总线周期至少包括 4个T状态。 状态（时钟周期） CPU处理动作的最小单位位时间 处理动作的最小单位位时间。 T状态（时钟周期）：CPU处理动作的最小单位位时间。就 是时钟信号CLK的周期。 CLK的周期 是时钟信号CLK的周期。
《微机与接口技术》复习题

《微机与接口技术》复习题

一、填空题1.8086系统中，如果寄存器CS=7850H，IP=285AH，则程序指令的实际地址为。

2.8086CPU的数据总线的位数为位，地址总线的位数为位。

3.当8086CPU的引脚MN/MX接+5V电源时，便工作于模式。

4.8086CPU主要由和执行部件（EU）两部分组成。

5.8086CPU典型的总线基本周期包含4个状态（即T1、T2、T3、T4），如要插入一个等待状态Tw，应在状态之后插入。

6. 8086CPU提供的能接收外部中断请求信号的引脚有两个，它们分别是和。

7.8086CPU从奇地址读写一个字时，需要个总线周期。

8.8086CPU的标志寄存器中的方向标志位是F。

9.已知某微机控制系统中的RAM容量为8K×8，首地址为4800H,其最后一个单元的地址是H。

10.CPU与外设进行数据交换有、、三种控制方式。

11.8253有个通道，各采用种操作方式，每条计数通道与外设接口有、、信号线。

12. 8086CPU的内存寻址空间最大为字节，I/O接口寻址能力为个8位端口。

13. 8086CPU指令队列长度为，8088CPU指令队列长度为。

14.CPU通过接口电路同外设间传送的信息一般包括数据信息、信息和控制信息。

15. 8086系统中，若某数据区的起始地址为A700H：9200H，则该数据区的首字节单元的物理地址为。

16. 8086CPU的内存寻址空间最大为字节，I/O接口寻址能力为个8位端口。

17 8259A是中断优先级管理器芯片。

一片8259A最多能管理级中断。

18. 8086CPU从偶地址读写一个字时，需要个总线周期，从奇地址读写一个字时，需要个总线周期。

19. 8259A共有个命令字，其中个初始化命令字，个操作命令字。

20. 8255A可编程接口具有个8位并行输入输出端口，有种工作方式，有类控制字。

21.8086CPU有个状态标志位，有个控制标志位。

22.若用4K×1位的RAM芯片组成8K×8位的存储器，需要芯片，A19～A0地址线中的～参于片内寻址，～用做芯片组的片选信号。

第7章8086CPU时序

第7章8086CPU时序


指出下列指令的操作类型： XCHG BX, CX ADD AX，5 MOV BX，[2000H] INC WORD PTR [SI]
四、8086CPU总线时序
IO/M RD WR A16—A19 AD0—AD15 ALE 8282 STB A0—A19
外部 总线
存储器
DT/R DEN 8286 T OE D0—D15
SP
2F00：0100h A0 3F00：0000h 10 3F00：0001h 20
……
3、物理地址的形成 用段寄存器的值和相对偏移值表示的地址称逻辑地址，如： 1F00：2200h 其段值为：1F00h，偏移值为：2200h 。
逻辑地址只有转化为物理地址才能真正实现寻址， 其转化公式为： 物理地址=段值×16 + 偏移
CPU读操作
T1 CLK A16—A19 A0—A15 M/IO ALE DEN RD READY 地址 地址
T2
T3
TW
T4
状态输出 数据
高电平，存储器读写，否则I/O
具有等待的CPU读操作
7.2 地址和存储器分段
一、 地址 1、地址： 地址就是存储单元的编号。象学 过的指针，就是表示地址值。IBM-PC系列 的微机对存储器是按 8 位编址的。 对于一个16位地址的计算机系统，它的 地址编号从 0000h---FFFFh，如右图所示： 个存储单元，每个单元可存放2 位16进制数。对于1个字节的数据，用1个 存储单元存放；对于1个字的数据，用2个 连续的单元存放，且地址编号小的存放低8 位，大的存放高8位。 如果0001h单元为字数据，则内容为： (0001h)=1F37h 即有216 FFFDh FFFEh FFFFh 0000h 0001h 0002h 0004h 5Dh 37h 1Fh 20h . . . . FFh 00h 10h
微机原理与接口第3章2—8086微处理器总线周期及引脚资料

微机原理与接口第3章2—8086微处理器总线周期及引脚资料

第3章 80x86微处理器
3.2.3 8086微处理器的总线时序 1. 总线时序
⑴ 指令周期
每条指令的执行由取指令、译码和执行 等操作组成，执行一条指令所需要的时间 称为指令周期(Instruction Cycle)，不同 指令的指令周期是不等长的，一个指令周 期由一个或若干个总线周期组成。
1
第3章 80x86微处理器
– 4个时钟周期编号为T1、T2、T3和T4 – 总线周期中的时钟周期也被称作“T状态” – 时钟周期的时间长度就是时钟频率的倒数
• 当需要延长总线周期时插入等待状态Tw • CPU进行内部操作，没有对外操作时，其引脚就处
于空闲状态Ti
12
第3章 80x86微处理器
第3章：3.2 8088的总线时序（续3）
(c)
3
第3章 80x86微处理器
⑴ 总线读操作时序
当8086 CPU 进行存储器或I/O端口读操作 时，总线进入读周期。基本的读周期由4个时 钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间 从总线上接收数据。当所选中的存储器和外设 的存取速度较慢时，则在T3和T4之间将插入1个 或几个等待周期TW。图3.3是8086最小方式下的 总线读操作时序图。下面对图中表示的读操作 时序进行说明。
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle)，一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准，由计算机 的主频决定。如8086的主频为5MHz，1个时钟周 期就是200ns。
11
微机原理与接口技术习题解答

微机原理与接口技术习题解答

微机原理与接口技术习题第二章1.简答:（1）8086的时钟周期、总线周期、指令周期（2）8086的基本总线周期及T1、T2、T3、T4四个时钟周期的主要工作（3）在最小系统方式，8086的地址/数据复用线信号如何分离？（4）80386的三种工作方式（5）保护方式下，逻辑地址到物理地址的转换原理2、填空（1）引脚信号和操作的关系操作 WR# RD# M/IO# DT/R# DEN#BHE# 指令举例I/O读 1 0 0 00 1 0 1 1 OUT 30H,AL存储器读（字） 1 0 1 0 0存储器写（字） 0 1 1 MOV [2000H],AX1 1 0 1 MOV AL,[2000H]存储器写（字节） 0 1 1 1 0(2) 8086可以处理（）个中断，中断向量表在（）存储空间范围，25H号中断的中断向量放在（）单元。

（3）两个有符号数运算:70ADH+80ADH,结果是______，对8086标志位的影响：SF=______、CF=______ 、ZF=______ 。

（4）已知12H号中断处理程序放在存储器从3344：5678H开始的地方，则从内存______H开始的连续四个单元中存放着中断向量，依次为______、______、______和______。

（5）8086工作在最小模式下，以下引脚的作用是：ALE______ ；/RD_______ ；/INTR______； /BHE_______ ；RESET______ 。

（6）一个容量为1MB的16位CPU，它的地址线有_____________ 条，数据线有___________条，CPU可寻址的范围是_______________。

（7）设8086的主频为4MHz，则执行一个基本的总线周期要___________ns，基本的总线周期有几个时钟周期__________，当CPU的引脚_________为低时会自动插入Tw周期。

第05章 8086总线操作和时序 PPT课件


DT / R ( S1 )
AD1
15
26
DEN ( S0 )
AD0
16
25
ALE
NMI
17
24
INTA
INTR
18
23
TEST
CLK
19
22
READY
GND
20
21
RESET
8
引脚功能分类：
1）、数据引脚 2）、地址引脚 3）、控制引脚 4）、其它引脚
9
1）. 数据引脚
AD15～AD0（Address/Data）
13
（2）、WR（Write）
写控制，输出、三态、低电平有效 CPU在写出数据给存储器或I/O端口时有效。
（3）、RD（Read）
读控制，输出、三态、低电平有效 CPU在从存储器或I/O端口读取时有效。
14
组合后，控制4种基本的总线周期
引脚
总线周期
IO/M WR RD
读存储器 低
高
低
写存储器 低
AD18 / S5
A10
6
35
AD19 / S6
A9
7 8088 34
SS0
(HIGH)
A8
8
33MN /ຫໍສະໝຸດ MXAD7932
RD
AD6
10
31
HOLD (RQ)/ GT0)
AD5
11
30
HLDA (RQ1 /GT1)
AD4
12
29
WR (LOCK)
AD3
13
28
M / IO ( S2 )
AD2
14
27
反之接地，8088工作在最大模式

8086CPU总线读周期中的工作时序

8086CPU总线读周期中的工作时序篇一：8086cpu的基本总线周期中各个t状态的作用是什么1处理器总线时序与系统总线。

8086／8088CPU外部引脚信号；8086／8085.18086/8088CPU有40条引脚，请按功能对它们进行分类？【答】按功能可分为:地址总线:AD0～AD15,A16～A19,ALE,BHE;数据总线:AD0～AD15,DEN,DT/R;控制总线:M/IO,WR,RD,HOLD,HLDA,INTR,INTA,READY,RESET.5.28086/8088有两种工作方式，它们是通过什么方法来实现？在最大方式下其控制信号怎样产生？【答】MN/M某引脚接至电源(+5V),则8086CPU处在最小组态（模式）;MN/M某引脚接地,则8086CPU处在最大组态（模式）。

在最大模式下，需要用外加电路来对CPU发出的控制信号进行变换和组合，以得到对存储器和I/O端口的读/写信号和对锁存器8282及对总线收发器8286的控制信号。

5.38086／8088CPU的地址总线有多少位？其寻址范围是多少？【答】8086/8088CPU的地址总线均为20位,.8086/8088CPU的寻址范围为1MB;5.4在8086／8088CPU工作在最小模式时，（l）当CPU访问存储器时，要利用哪些信号？（2）当CPU访问外设接口时，要利用哪些信号？（3）当HOLD有效并得到响应时，CPU的哪些信号置高阻？【答】（1）当CPU访问存储器时,要利用ALE(地址锁存允许信号输出)，(数据允许信号)，(数据收发信号)，(存储器/输入输出控制信号输出)，（读信号输出），(写信号输出)，(高8位数据总线充许)，NMI(非屏蔽中断输入引腿)。

（2）当CPU访问外设接口时,要利用当CPU访问存储器时,ALE(地址锁存允许信号输出)，(数据允许信号)(数据收发信号)，(存储器/输入输出控制信号输出)，（读信号输出），写信号输出，高8位数据总线充许，(中断响应信号输出)。

8086总线时序


•若存储器或I/O端口已做好发送数据准备，则在T3状 态期间将数据放到数据总线上，在T3结束时，CPU从 AD15-AD0上读取数据。
（4）TW状态 •在T3状态，存储器或外设没有准备好数据， READY=0，则CPU在T3和T4之间插入一或多个TW 状态，直到READY=1为止。 •TW状态时总线的动作与T3时相同。 （5）T4状态 CPU对数据总线进行采样，读出数据。
高阻状态
/LOCK、/RD、/INTA：
ALE、HLDA、QS0、QS1： 低电平
/RQ//GT04状态 数据从数据总线撤除，各种控制信号和状态信号无效， CPU完成了写操作。
T1
T2
T3、TW T4
CLK
M//IO
A19/S6-A16/S3 /BHE/S7
A19-A16 /BHE
S7-S3
ALE READY AD15-AD0 /WR
地址输出
数据输出
DT//R
/DEN
CPU往存储器或I/O端口写数据的时序
•M//IO信号：对存储器写还是对I/O设备中写数据；
•AD15-AD0、A19/S7-A16/S3：确定20位地址； •/BHE：选择奇地址存储体选择。 •ALE：地址锁存信号，以使地址/数据线分开。
•DT//R：为高电平，指示收发器8286发送数据，写操作。
（2）T2状态
•A19/S6-A16/S3：出现S6-S3状态信号。决定段寄存器、 IF状态、8086CPU是否连在总线上。
AD15-AD0：发出16位数据。 •/WR：低电平，开始进行写操作。
•/DEN：低电平，启动8268，准备发送数据。
（3）T3状态 •若存储器或I/O端口已做好接收数据准备，则在T3状 态期间将数据放到数据总线上，在T3结束时，CPU 将AD15-AD0上数据写入到存储器或I/O设备中。 （4）TW状态 •在T3状态，存储器或外设没有准备好接收数据，使 READY=0，则CPU在T3和T4之间插入一个或几个 TW状态，直到READY=1。

第六章 微处理器8086的总线结构和时序


数据/地址分离电路(最小模式)
8086
ALE BHE/S7 A19-A16 /S6-S3
CPU总线
8282或 ’373
STB
系统总线
BHE 地址总线 A19 - A0 OE
AD15-AD0
8286或 ’245
D15 - D0 数据总线 DEN DT/ R OE DIR
总线电路中常用的芯片
• 三态总线驱动器 –驱动、隔离 –单向、双向
注：80286以后的CPU不再区分这两种工 作模式
。
最大模式下的连接示意图
ALE
地址 锁存器
地址总线
时钟发 生 器 8284A
8088 CPU
8282
数据总线 缓冲器
数据总线
8286
总 线 控制器
GND
MN/MX
控制总线
8288
CLK
• 8288总线控制器 • 最大模式下， 8288总线控制器产生某些 CPU不再提供的控制信号。 • 8288产生的信号包括：
8086微处理器采用40条引脚的双列直插式 封装。采用分时复用的地址/数据总线，其部 分引脚具有两种功能。8086微处理器有两种 工作方式：
1、最小工作方式：
最小模式是由单微处理器组成的小系统， 在这种方式中，有8086CPU直接产生小系统 （存储器和I/O）所需要的全部控制信号。 这种模式是单处理机模式，控制信号较少， 一般可不必外接总线控制器。
• 锁存器
–信息缓存（有些同时具有总线驱动 能力） –信息分离（如地址与数据的分离）
①
三态总线驱动器
输入
输出
输入
输出
OE
OE
输入
输出
输入

8086CPU的总线周期和工作方式


习题、作业
讲解课后的问答题。 作业：计算题。
8086CPU的引脚特征 8086CPU的引脚特征
3.
•
• •
•
控制总线 M/ IO 中断响应信号(输出，三态) 用来表示CPU是访问存储器还是访问I/O设备，为高表示访问存储器，为低 表示访问I/O设备。 WR 控制信号(输出，三态) 低电平有效，表示CPU正在对存储器或I/O设备进行写操作。 HOLD总线保持请求信号(输入) 高电平有效。当CPU收到总线请求部件(协处理器、DMA控制器等)的HOLD 信号时，如果CPU允许让出总线，就在当前总线周期的T4状态时，使得 HLDA输出高电平作为响应信号，且同时使地址/数据总线和具有三态功能 的控制总线“悬空”。总线请求部件收到HLDA后，获得总线控制权，从这 时开始，HOLD和HLDA都保持高电平。当请求部件完成对总线的占用之后， 就把HOLD信号变成低电平，使其无效，CPU收到后也将HLDA变成低电平， 从而恢复到原先的CPU对总线占有的状态。 HLDA总线保持响应信号(输出) 高电平有效。当总线请求部件占用总线时，CPU处于“保持响应”的状态。
8086总线周期 8086总线周期
• 每个总线周期至少由4个时钟周期组成：T1、T2、T3、
T4。时钟周期由CPU主频决定。 • T1状态，CPU发送存储器或I/O设备的地址。 写数据时，T2、T3、T4状态，CPU发送数据; 读数据时，T3、T4状态，CPU接收到数据。 T2状态时，总线浮空，允许CPU有个缓冲时间。 • 空闲状态TI (Idle State) 在两个总线周期之间，存在着BIU不执行任何操作的 时钟周期，这些不起作用的时钟周期就是空闲状态TI。 • 等待状态TW(Wait State) CPU对慢速的外设通过READY进行查询方式访问， 在总线周期的T3和T4之间插入TW，用来使CPU等待。 等待状态期间，总线上的信号保持T3状态时的不变。

第五章 8086的总线操作和时序


读信号， 三态输出，低电平有效，表示当前CPU正 在读存储器或I／O端口。
与工作方式无关的引脚功能

READY(Ready)准备就绪（输入）

准备就绪信号。由要访问的存储器或I／O设备向此引脚发出 的输入信号，高电平有效，表示CPU访问的存储器或I／O端口 己准备好传送数据。当READY无效时，要求CPU插入一个或多 个等待周期Tw，直到READY信号有效为止。 测试信号。由外部输入，低电平有效。当CPU执行WAIT指令 时(WAIT指令是用来使处理器与外部硬件同步)，每隔5个时钟 周期对TEST进行一次测试，若测试到该信号无效，则CPU继 续执行WAIT指令，即处于空闲等待状态；当CPU测到TEST输 入为低电平时，则转而执行WAIT的下一条指令。由此可见， TEST对WAIT指令起到了监视的作用。 TEST引脚信号用于多处理系统中，实现8086与协处理器间的 同步协调功能．
最小方式系统的基本配置
最大方式系统的基本配置
二、8086CPU引脚功能

与工作方式无关的引脚功能 最小工作方式下的引脚功能 最大工作方式下的引脚功能
与工作方式无关的引脚功能

AD15~AD0 (Address Data Bus， 双向、三态）

地址/数据复用信号，双向，三态。在T1状态（地 址周期）AD15～AD0上为地址信号的低16位A15～ A0；在T2 ～ T3状态（数据周期）AD15～AD0 上 是数据信号D15～D0。 地址/状态复用信号，输出。在总线周期的T1状态 A19/S6～A16/S3上是地址的高4位，即A19～A16， 用锁存器锁存；在T2～T4状态，A19/S6～A16/S3 上输出状态信息S6～S3 。
与工作方式无关的引脚功能
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17
2. 总线接口部件 BIU 负责CPU与存储器、I/O设备之间传送数据、地址、 状态及控制信息。 组成：
● 4个段地址寄存器（CS、DS、ES、SS） ● 16位的指令指针寄存器IP(Instruction Pointer) ● 20位的地址加法器 ● 6字节的指令队列缓冲器 ● 总线控制逻辑
注意：一个存储单元的物理地址是惟一的，而它对应 的逻辑地址是不惟一的。
30
（3）指令指针寄存器IP—— 16位
功能：用来存放将要执行的下一条指令在代码段中的 偏移地址。在程序运行过程中，BIU自动修改 IP中的内容，使它始终指向将要执行的下一条 指令。
注意：程序不能直接访问IP，但是可通过某些指令修 改IP的内容。例如, 执行转移指令时，会将转 移的目标地址送入IP中，以实现程序的转移。
19
在8086存储空间中，把16字节的存储空间称作一内存节 (paragraph)。要求各个逻辑段从节的整数边界开始，即段 首地址低4位应该是“0”，把段首地址的高16位存放在段寄 存器DS或CS或SS或ES中。
00000H 00010H 00020H …… FFFF0H
20
允许段在整个存储空间浮动，即段与段之间可以 部分重叠、完全重叠、连续排列。在整个存储空间中 可设置若干个逻辑段。
地址指针自动增量；DF=1，表示地址指针自动减量。DF 可通过STD指令置位，也可通过CLD指令复位。
● IF（Interrupt Flag） 中断允许标志位 ----- 用于控制CPU是否允许响应可屏蔽中断请求。 IF=1，表示允许CPU响应可屏蔽中断请求。 IF=0， 表示禁止CPU响应可屏蔽中断请求。 IF可通过STI指令置 位（置1），也可通过CLI指令复位（清零）。
第2章 8086微处理器及其系统
2.1 8086微处理器简介 2.2 8086系统的存储器组织及I/O组织 2.3 8086系统的工作模式 2.4 8086的操作时序
1
8086 CPU是Intel系列的16位微处理器， 它有16位数据总线和20位地址总线。 可寻址的地址空间是：220＝1MB
2
2.1 8086微处理器简介
遇到转移、调用及返回指令时，BIU就自动清除指令队列 中已有内容，从转移、调用或返回的新地址开始，重新从内存 中预读取指令并填充指令队列。
这两部分既非同步工作方式，也不完全无关，而是互相配 合工作的。
33
2.1.2 8086CPU的引脚及其功能
8086 CPU是十六位的微处理器，它向外的信号应包 含16条数据线，20条地址线，再加上其他一些必要的 控制信号。为了减少芯片引脚数量，对部分引脚采用 了分时复用的方式，构成40条引脚的双列直插式封装。 分时复用——就是在同一根传输线上，在不同时间传 送不同的信息。
对于任何一个物理地址，可以惟一地被包含在一 个逻辑段中，也可 包含在多个相互重 叠的逻辑段中，只 要有段地址和段内 偏移地址就可以访 问到这个物理地址 所对应的存储空间。
21
2345H:0000H 01H : :
2345H:1100H 78H
例如：2345H：1100H表示段地址为2345H（段 的起始地址是23450H），段内偏移地址为1100H的存 储单元地址。在8086CPU中有专用的寄存器存放段地 址和偏移地址。
（5）总线控制逻辑
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3. 总线接口部件和执行部件的管理
当8086指令队列中有2字节空闲时，总线接口部件就自动 将指令从内存中预取到指令队列缓冲器中。
每当EU部件要执行一条指令时，它就从指令队列头部取 出指令，后续指令自动向前推进。EU在执行指令中若需要访问 内存或I/O设备，EU就向BIU申请总线周期，若BIU总线空闲， 则立即响应，若BIU正在取一条指令，则待取指令操作完成后 再响应EU的总线请求。
CF=0（无进位） AF = 1（有辅助进位） PF=1（运算结果有4个1） SF = 1（运算结果符号位为1） OF =1 （有溢出） ZF = 0 （运算结果不为0）
16
（3）内部控制逻辑电路 主要功能：从指令队列缓冲器中取出指令，对 指令 进行译码，并产生各种控制信号，控制 各部件的协同工作以完成指令的执行过 程。
8086/8息的传送。
34
1、8086总线周期
时钟周期： CPU的一切操作都是在系统主时钟CLK 的控制下按节拍有序地进行的。系统主时钟一个周期信号 所持续的时间称为时钟周期（T），大小等于频率的倒数， 是CPU的基本时间计量单位。
● ZF（Zero Flag） 零标志
-----反映计算结果是否为0。若结果为零则ZF=1，否则 ZF=0。
12
● SF（Sign Flag） 符号标志位
-----反映计算结果最高位即符号位的状态。如果运算 结果的最高位为1则SF=1，否则SF=0。
● OF（Overflow Flag） 溢出标志位
-----反映运算结果是否超出了带符号数的表数范围。 OF=1 表示运算结果超出了该字长所能表示的范围， 即产生溢出；否则OF=0。 机器判断是否溢出是根据根据最高位的进位与次高位 的进位是否相同来确定。若两者不相同则OF=1（表示有溢 出），否则 OF=0（表示无溢出）
13
控制标志
● DF（Direction Flag） 方向标志 ----- 用于串处理指令中控制串处理的方向。 在串操作指令中，若DF=0，表示串操作指令执行后
18
（1）段地址寄存器（CS, DS, SS, ES） 存储器的分段 8086可寻址的存储空间为1MB，有20位的地址线，
而内部的寄存器是16位，只能寻址64KB。所以8086系 统采用了地址分段的方法，将1M存储空间分成若干块， 称为“逻辑段”，存放一种类型的数据或者程序。因此 1M的存储空间可分成16个逻辑段(0～15)。在段内寻址 仍采用传统的16位地址寻址方法。
总线周期：CPU通过外部总线对存储器或I/O端口进 行一次读/写操作的过程称为总线周期。为完成对存储器或 I/O端口的一次访问，CPU需要先后发出存储器或I/O端口 地址，读或者写操作命令，进行数据的传输。以上的每一 个操作都需要延续一个或几个时钟周期。所以，一个总线 周期由若干个时钟周期（T）组成。
-----反映运算结果中“1”的个数的奇偶性，主要用于判 断数据传送过程中是否出错。
PF=1，表示本次运算结果的低八位中有偶数个“1” PF=0，表示本次运算结果的低八位中有奇数个“1”
● AF（Auxiliary Carry Flag） 辅助进位标志
-----加减运算时，若D3向D4产生了进位或借位则AF=1。 否则AF=0。在BCD码运算时，该标识用于十进制调整。
① 解决了16位寄存器访问大于64KB内存 空间的问题；
② 可以实现程序重定位，即一个不到 64KB大小的程序可通过改变段寄存器的内容 （一般由操作系统完成）放在1MB空间的任 意段位置，从而为运行多道程序提供方便。
27
（2）地址加法器
功能：用于产生20位的物理地址。即进行一次地 址加法，将段寄存器的内容左移4位与偏移地址相加 ，得到20位的物理地址，从而可寻址 1MB的存储空间。
物理地址：访问存储器的实际地址，用20位二进制表示。 物理地址＝段寄存器的内容×16 （即左移4位）+ 偏移地址
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偏移地址（16位） 段寄存器（16位） 0000
Σ
地址加法器
物理地址（20位）
29
例： 逻辑地址2345H：1100H对应的物理地址是24550H。
23450H+1100H =24550H。 反之，物理地址24550H，它对应的逻辑地址可以是 2455H：0000H，也可以是2400H：0550H等。
BX：基址寄存器。可用作间接寻址的地址寄存器和基 地址寄存器。
CX：计数寄存器。在循环和串操作中充当计数器，指 令执行后CX内容自动修改。
DX：数据寄存器。在间接寻址的I/O指令中存放I/O端 口地址；在32位乘除法运算时，存放高16位数。
7
② 指针和变址寄存器 SP：堆栈指针寄存器 BP：基址指针寄存器 SI： 源变址寄存器 DI：目的变址寄存器
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T1状态：CPU向多路复用总线上发送地址信息（A19～A0）指 出要寻址的内存单元地址或I/O端口地址。这期间 CPU还要送出地址锁存信号ALE（正向脉冲），在 ALE的下降沿将内存单元地址或I/O端口地址存入地 址锁存器。
8
（2）算术逻辑单元（ALU）及标志寄存器（FR）
① 算术逻辑运算单元ALU 可完成16位或8位的算术逻辑运算。 ALU运算后的结果特征（有无进位，溢出等）置
入标志寄存器中保存。 ② 标志寄存器FR
16位寄存器，用来存放运算结果的特征和控制标志。
9
分为两类： 条件标志——共6位，用于寄存程序运行的状态信息，
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（4）指令队列缓冲器——6字节
BIU从存储器中读出指令送入6字节的指令队列。 一旦指令队列中空出2个字节，BIU将自动进行读指令 的操作以填满指令队列。遇到转移类指令，BIU将指令 队列中剩余的指令作废，重新从存储器新的地址单元 中取指令并送入指令队列。一般情况下应保证指令队 列中填满指令，使得EU可以不断地得到等待执行的指 令。
2.1.1 8086的编程结构
从程序员的角度看，8086CPU分为两部分： 执行部件（EU） 总线接口部件（BIU）
3
地址总线（20 位）
通用寄存器
AX AH AL BX BH BL CX CH CL DX DH DL
BP SP
SI DI
地址加法器 ∑
数据总线
（16 位） CS DS SS ES IP 内部通信寄存器
5
（1）内部寄存器组
8个16位 通用数据寄存器（AX，BX，CX，DX） 内部寄存器
指针和变址寄存器（SP，BP， SI，DI ）