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一种基于分段电容的低功耗SAR ADC设计安胜彪;张琳;王保柱;王书海;杨瑞霞【摘要】According to the strict requirements of the current networking technology on power consumption,a low power successive approximation register analog-to-digital converter(SAR ADC)circuit based on segmented capacitor has been designed.The capacitor array is used to reduce the number of unit capacity and power consumption of the ADC needed by the whole CDAC.At the same time,the separation capacitor calibration technique is adopted to re-duce the overall CDAC nonlinear correction and the disorder technology is adoptedto reduce the imbalance of the comparator circuit.A 10-bit 10-Msample/s circuit prototype design and the corresponding layout design and verifica-tion work have been completed under the 0.18,μm CMOS process,with PAD chip for the whole area is 1 mm2.The simulation results show that when the chip converter is under the condition of correction with 4.89,MHz input signal frequency,the spurious free dynamic range(SFDR)is 61.43,dB,which is 54%, higher than without correction.The effective number of bits(ENOB)reached9.9,bit,increased by 3.7 bit compared with that under the condition ofnon correction.The power consumption is only 255,μW at 1.8,V power supply.%针对当前物联网技术对功耗的严格要求,设计了一种基于分段电容的低功耗SAR ADC电路.电路通过使用分离电容阵列来降低整个CDAC所需要的单位电容数和ADC的功耗.同时采用了分离电容校正技术来降低整体CDAC的非线性和失调校正技术来降低比较器电路的失调.在0.18,μm CMOS工艺下完成了一款10-bit 10-Msample/s的电路原型设计及相应的版图设计和验证工作,带有PAD的芯片整体面积为1,2mm.芯片后仿真结果表明:该转换器在校正情况下,4.89,MHz输入信号频率下信号噪声谐波比(SFDR)为61.43,dB,比不校正提高了54%,;有效位数达到9.90,bit,比不校正提高了3.7,bit;在1.8,V电源电压下功耗仅为255.61,μW.【期刊名称】《天津大学学报》【年(卷),期】2017(050)008【总页数】6页(P850-855)【关键词】逐次逼近型模数转换器;低功耗;失配校正;失调校正【作者】安胜彪;张琳;王保柱;王书海;杨瑞霞【作者单位】河北工业大学电子信息工程学院,天津 300401;河北科技大学信息科学与工程学院,石家庄 050018;河北科技大学信息科学与工程学院,石家庄 050018;河北科技大学信息科学与工程学院,石家庄 050018;河北科技大学信息科学与工程学院,石家庄 050018;河北工业大学电子信息工程学院,天津 300401【正文语种】中文【中图分类】TK448.21SAR ADC因其在中高精度ADC中较低的功耗而广泛应用于植入式、便携式传感器中．因此对于SAR ADC精度的提高和功耗的降低成为研究的热点方向．实现高精度的SAR ADC，主要受限于电容的匹配、噪声以及其他非线性因素．在现有工艺条件下，SAR ADC 能实现的最大精度是12位左右，若要得到更高精度，必须对电容失配进行校准．因此校准技术越来越多的被采用，且出现了适用于不同结构的校准算法．Lee等[1]为提高SAR ADC精度首次提出采用电阻电容混合DAC结构的SAR ADC自校准技术，它通过在桥接电容处增加一个额外的测量电容，在ADC上电后先测试并存储每个电容的误差值，再在正常量化过程通过该测量电容补偿，最终实现了15位的精度．随着集成电路生产工艺的逐步提高，测量电容已被设计于片内，但目前对SAR ADC的设计整体功耗的降低和转换精度的提高还有不小进步空间．本文基于模拟前台校准技术设计并验证了一种带有分离电容阵列校准及比较器失调校准的10,bit SAR ADC，有效提高了转换精度并且具有较低功耗，版图面积也进一步减小．图1为所设计SAR ADC整体结构图，主要由采样模块、比较器模块、分段电容阵列模块、校正电容阵列模块以及数字控制逻辑模块5部分组成．其中数字控制逻辑模块中包含了比较器失调电压的校正电路和分段电容的校正控制电路．分离电容阵列是由低5位、高4位的结构组成9位的电容阵列，由于采用全差分结构，可用于构成10位SAR ADC．电路采用单调的逐次逼近控制逻辑，可以将电容阵列所需电容的个数减少到传统结构的1/2[2]．图1中VREFP为ADC正的参考电压，VREFN为负的参考电压，VCM为共模电压，VIP和VIN分别为正、负输入端口，VHR和VHL分别为高位电容阵列的上极板输出，VLR和VLL分别为低位电容阵列的上极板输出，VMR和VML为差分两端分离电容的中间节点，用来作为校正电容权重比例的控制节点．比较器模块为动态锁存比较器．由数字控制逻辑中失调校正模块校正工艺所导致的分段电容的失配和比较器的失调．D0～D9为ADC输出端口．1.1 电容阵列校正传统SAR ADC中因为较大的二进制电容阵列而导致较高的功耗，为了降低ADC的功耗，设计者需要降低ADC中电容阵列的规模．因此在CDAC电容阵列中采用分段电容阵列的方法[3]被提出，分段电容的采用有效减小了电容阵列规模并降低了其功耗，但是由于很难做出绝对精度的分离电容值[4]，且其对寄生电容的敏感特性，导致分段电容CDAC的非线性较差．为了解决分段电容CDAC所存在的问题，文献[5]提出利用数字校准技术来提高分段电容CDAC的线性度．虽然这种方式可以提高CDAC的线性度，但是其过大的数字校准部分会导致较大的芯片面积．文献[6]提出对分离电容的数字校准技术，但其校准算法的运算速度较慢，制约了ADC的转换速度，造成了ADC整体性能的下降．为了避免分离电容精度造成的CDAC线性度下降和数字校准技术对ADC转换效率的制约，本文提出了一种基于控制分离电容的校正方式．该校正方式主要是通过在电路中加入校正电容阵列，不断地修正桥接电容的分压值来将低位电容阵列的权重值修正到理想值．并且CDAC采用较大的单位电容来保证电容阵列整体精度．在校准阶段，首先对电容进行预充电，电容上极板全部接VCM，高位电容下极板全部接VREFN，低位电容下极板全部接VREFP．此时的电荷量为，C为电容值，预充电后进入电荷重分配阶段，高位电容下极板全部接VREFP，低位电容下极板全部接VREFN，此时电荷量为，根据电荷守恒定理通过比较和差值，可得到误差电压，进而逐次逼近逻辑修正校正电容阵列接入分离电容的值对CDAC内部权重进行校正．1.2 比较器失调校正图2是比较器模块图，当校正脉冲CLK为高电平时，ADC数字控制逻辑首先使能比较器失调校正电路．此时比较器的输入为共模电平VCM，因为失调的存在，比较器的输出一端为高、一端为低，为了校正该失调，电路通过逐次逼近的逻辑控制一个4位的失调校正DAC，来逐步地变化主体比较器中两条支路的电流参数情况，当比较器的输出与之前相反时完成比较过程．其中该4位校准DAC的步长设计得要小于该SAR ADC一个LSB，本设计中选为0.25,LSB．2.1 采样开关设计在模数转换器中，一般可分为采样和量化两个工作状态．采样过程是整个 ADC非常关键的一部分，就是把模拟输入信号采集下来，并在一段时间内保持不变以供后面电路进行处理．模数转换器性能的优劣首先是由采样电路的性能好坏决定的．采样保持电路的设计是整个模数转换器设计的关键电路之一，首先，如果采样电路引入了误差和非线性失真等，那么后面电路量化过程中就会出现更多的误差和失真，使最终的模数转换器精度进一步下降；其次，采样电路的速度决定了整体电路处理信号的速度．理想采样开关如图3所示，导通时输入阻抗为0，断开时输出阻抗为无穷大．工作时通过周期性信号CLK控制其导通时实现跟踪输入信号，断开时实现对输入信号被采样电容保持下来，进而实现周期性的采样与保持．但实际的开关通常是由MOS管形成，MOS管导通时存在导通电阻式中：Vgs＝Vg－VIN；为器件的表面迁移率；为单位面积栅氧化物电容；W为有效沟道宽度；L为有效沟道长度；Vg为栅极电压；Vth为MOS管阈值电压；为源衬电势差；为反型层表面电势；为体效应系数；是＝0时的阈值电压，由式(2)可知开关中MOS管的阈值电压与输入电压呈非线性关系．由于NMOS开关的导通电阻随着输入电压的增大而增大，并且幅值变化很大；NMOS开关和PMOS开关都会造成阈值损失，CMOS互补开关等效阻值变化范围较小，但是其性能还是不如NMOS自举开关优异[7]，NMOS自举开关的栅源电压为固定值，所以其等效电阻更为线性[8]．故采用NMOS自举开关来设计采样保持模块，如图4所示．M10为采样开关，由于M13的存在，所以自举效率被有效提高．M1、M2、C1、C2和反相器的组合方式实现了时钟电压倍乘的效果，保证了NMOS晶体管M3能够正常导通或截止．因为此模块最高电位出现在电容C3的上极板上，所以M1、M2和M3管的源级电压会存在高于1.8,V电源电源的情况．故而采用NMOS晶体管代替PMOS晶体管，同时避免了漏电．2.2 CDAC设计CDAC电路如图5所示，采用电荷再分配型结构，因为当前集成电路制造工艺中电容阵列相对电阻阵列具有更好的匹配精度和功耗表现，因此成为了针对低功耗、高精度SAR ADC设计的理想选择．电容阵列中的单位电容选取的为10,μm×10,μm的MIM电容．采用分离电容阵列结构[9]及全差分结构有效减小到了相对于传统分离电容结构电容阵列面积的70%,．设计的电容阵列总面积为25,110，使用传统非差分二进制结构电容阵列时电容阵列面积将达到257,127，设计所采用结构比此结构节省90%,电容阵列面积．使用传统非差分分离结构电容阵列时电容阵列面积将达到35,908，设计所采用结构比此结构节省30%,电容阵列面积．为了解决设计所采用结构中分离电容的失配问题，本文提出了校正电容阵列对其进行校正，其电路如图6所示．其采用小尺寸NMOS开关控制电容上极板充放电，有效抑制了电荷注入效应[10]．2.3 比较器设计比较器两端口器件的尺寸的失配以及所驱动负载的情况不同会造成比较器出现失调，该失调会导致ADC的输入范围变小，进而一定程度上降低了ADC的线性度[11]．为了解决这一问题，论文采用了失调校准电路对其进行了校正优化．此比较器在输出端加入了反相器使比较器在亚稳态时尽快输出正确电平，对于此电路需要比较器能够分辨约2,mV的电压，在动态比较器的基础上采用如图7所示的结构即可满足要求，并且采用此结构可以有效减小比较器失调电压和功耗[12]．2.4 数字控制电路设计控制ADC的异步时序[13]由数字控制逻辑产生，结构如图8所示，通过10个触发器产生10个有序的数字控制时钟，CLK信号由比较器生成并控制触发器，RESET为采样模块的控制时钟，RESET为低电平时，采样开关截止．VDD为1.8,V电源电压．当比较器进行有效比较后CLK信号进入有效状态，之后CK1，CK2，…，CK10依次被置为高电平，从而实现对相应开关的控制．设计采用了动态锁存器替代传统寄存器来对比较结果进行储存，由于动态锁存器的差分结构具有可以同时锁存两边数据的特性，所以相比于使用一个寄存器只能储存一个比较结果的传统结构有效减小了ADC的功耗和面积．在SMIC 0.18,μm的CMOS工艺环境下完成了版图绘制和验证工作，图9为版图照片，图10为不同输入情况下校正效果对比．由于内核面积较小，所以在剩余空间内对模拟电源和地、数字电源和地、正参考和负参考间加入大量单位电容和MOM电容来抑制共模耦合噪声．图9中，电容阵列的差分结构完全对称分布于比较器两侧，用于提高电路整体抗噪能力；校正电容阵列的分布相对比较器位置也是完全对称，并且紧密靠拢电容阵列以减小电容阵列中分离电容到校正电容阵列金属线的距离，进而减小线间寄生，使校正电容阵列有效地对分离电容进行校准工作；将比较器放在芯片前端可以使电容阵列的输出端到比较器的输入端金属连线较短，最大限度地减小了这两个端口的寄生问题，避免了由寄生问题造成的精度下降；将数字控制逻辑同一放置在芯片后端，并对数字部分与模拟部分进行有效隔离可以减小数字噪声对前端模拟模块的干扰．在输入信号为1,MHz和5,MHz的情况下分别对有无校正参与的电路进行版图后仿真，并对仿真结果使用理想DAC处理后采样进行FFT(快速傅里叶变换)分析，图10为所得结果．对ADC输出结果进行归纳后得出表1．通过对比可以看出，在没有校正参与的情况下有效位数约为6.30,bit，有校正参与的情况下有效位数达到9.90,bit，说明校正设计正确、有效，使ADC的有效位数突破了8,bit，并且符合设计目标．校正参与后信号噪声谐波比达到61.43,dB，比没有校正参与的情况提高了50%,，无杂散动态范围达到79,dB．最终分别对模拟部分电源和数字部分电源的电流数据取均方根后计算得到模拟电路部分功耗为38.61,μW，数字电路部分功耗为217.00,mW，ADC整体功耗为255.61,mW．满足低功耗ADC的设计指标.(1) 基于当代物联网技术对功耗的严格要求，在逐次逼近式模数转换器中应用分离电容结构来实现ADC的低功耗目的，同时减小了芯片面积．(2) 分离电容校正技术的应用使CDAC线性度有效提高．比较器失调校准技术有效提高了ADC的动态性能．基于以上技术的使用设计了10,bit低功耗逐次逼近式模数转换器，并通过Spectre的版图后仿真结果证明所采用的设计达到了预期结果．［1］ Lee H S，Hodges D，Gray P R. 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A 11-bit 1.2,V 40.3,μW SAR ADC with self-dithering technique[C]//2016 IEEE MTT-S International Wireless Symposium. Shanghai，China，2016：1-4.。
一种采用双采样技术的高性能采样保持电路吴剑龙;于映【摘要】介绍了一种高性能的采样保持电路.他采用双采样结构,使得在同样性能的运算放大器条件下,采样速率成倍提高,降低对运放的要求;使用补偿技术的两级运算放大器有较高增益和输出摆幅;采用栅压自举电路,消除开关导通电阻的非线性,减小电荷注入效应和时钟溃通.在SMIC 0.25 μm标准工艺库下仿真,该采样保持电路可试用于高速高精度流水线ADC.【期刊名称】《现代电子技术》【年(卷),期】2007(030)019【总页数】4页(P165-167,171)【关键词】采样保持;双采样技术;栅压自举开关;运算放大器【作者】吴剑龙;于映【作者单位】福州大学,物理与信息工程学院,福建,福州,350002;福州大学,物理与信息工程学院,福建,福州,350002【正文语种】中文【中图分类】TN701 引言随着技术的发展,高速度高精度已成为流水线A/D转换器的设计目标,而采样/保持电路作为流水线结构A/D转换器的核心部分,他的性能决定了整个A/D转换器的性能。
因此,设计一个高速高精度的采样保持电路就显得尤为重要。
采样保持电路的精度要求一般受限于运放的有限增益和开关电路引起的误差。
一方面，运放并非理想运放，他存在着增益误差；另一方面由于采样保持电路是一种开关电容电路的运用，他本身存在的开关电荷注入效应[1]和时钟溃通，以及开关导通电阻的非线性[2]，都会影响采样保持电路的精度。
对于电荷注入效应和时钟溃通，一般可以采用底极板采样技术[3]，利用开关的导通时序，使电荷注入与输入信号无关，再通过全差分结构来消除。
本文采用栅压自举电路，在减小电荷注入效应和时钟溃通的同时消除了开关导通电阻的非线性，减小了信号失真，提高了电路精度。
而对于采样保持电路的速度，一般都要求设计具有高速的运算放大器，但是当运放的设计达到一定瓶颈时，就需对采样保持电路做进一步的改进。
本文采用了双采样的电路结构，即在同一个时钟周期内进行两次采样保持的建立，从而使采样频率在同等性能运算放大器的条件成倍增加，减小了对运算放大器的要求。
北京工业大学硕士学位论文采样保持电路设计研究姓名：王龙伟申请学位级别：硕士专业：微电子学与固体电子学指导教师：董利民20090501第３章采样保持电路模块３．３．３改进的开关电容采样保持电路Ｒａｚａｖｉ单位增益采样保持电路给出了一个简单有效的方式达到提高输入阻抗，提高精度的目的，但是由于采样保持电路的输出在每个周期都需要复位到参考电平，这要求运放有较大的摆率【４卜４５１，另外，该电路的输出误差与运算放大器的增益成简单的反比关系。
如图３．１４，所示，我们考虑运放的输入寄生电容为Ｃｉｎ，并在采样模式转变到放大模式时计算电路的输出电压值，另外运放增益有线，所以在放大模式下，Ｖｘ不等于零，在Ｃｉｎ上的电荷为ＣｉｎＶｘ，在结点Ｘ上的电荷守恒要求电荷ＣｉｎＶｘ来自电容Ｃｈ，使Ｃｈ上的电荷增加到ＣｉｎＶｘ＋ＣｈＶＯ。
所以，‰一（Ｇ％＋巳比）Ｇ矿一‰％—１＝％（３－２９）因此，ｋ蕊Ｖｏ堋１一石ｌ（鲁＋１）】４、Ｃ＾（３—３０）可以看出，即使速度的要求不高，输入电容必须尽量小，增加增益Ａｖ可以减小误差，但通常高增益是以大的宽长比输入器件为代价的，因此选择器件尺寸需要同时考虑到增益和输入寄生电容。
可见，Ｒａｚａｖｉ采样保持电路要求运放有较高的增益和较大的摆率。
图３—１５给出了针对此问题的改进方案，加入了存储电容，在①ｌ相位时，通过电容ＣＯ预测输出电压值，而不是复位，这样系统对运算放大器建立时间的要求会大大降低，降低了对运放带宽和摆率的要求【４６．５２１。
图３．１４Ｓ／Ｉ－Ｉ的精度计算Ｆｉｇ．３－１４ＡｃｃｕｒａｃｙｃａｌｃｕｌａｔｉｏｎｏｆＳ／Ｈ如图３．１５，在时钟①ｌ相位时，输入电压采集在电容ｃｌ上，同时输出电压保持在电容ｃ０上。
Ｃ２的作用是预测系统的输出电压，Ｃ２＝ＣＩ＋ＣＯ。
在０２相位时，采样电容跨接在运算放大器两端，保持采样电压值，然后根据输出电压的大。
采样保持电路名词解释，采样保持器作用是什么？一文给你讲清楚主要是关于：采样保持名词解释、采样保持电路工作原理、采样保持电路功能、采样保持电路作用以及采样保持电路设计。
一、采样保持名词解释采样保持电路从模拟输入信号中提取样本并将它们保持特定时间段，然后输出输入信号的采样部分。
采样保持电路仅适用于对几微秒的输入信号进行采样。
采样保持电路由开关器件、电容和运算放大器组成。
电容是采样和保持电路的核心，因为它是保持采样输入信号并根据命令输入将其提供到输出端的电路。
采样电路主要用于模数转换器，以消除输入信号中的某些变化，这些变化可能会破坏转换过程。
最简单的采样保持电路原理图如下图所示。
最简单的采样保持电路•Vs：输出信号•C：电•S：作为开关工作的 MOS 晶体管•Va：输入信号二、采样保持电路典型的采样保持电路框图如下：采样保持电路框图一般施加的输入电压信号是连续变化的模拟信号。
提供命令输入来触发输入信号的采样和保持。
命令输入只不过是一个开/关信号，用于开始/停止输入信号的采样，一般是PWM。
采样和保持过程取决于命令输入。
当开关闭合时，信号被采样，当它打开时，电路保持输出信号。
开关的开/关状态由指令输入控制。
时钟脉冲激活开关(S)。
根据时钟脉冲，输入信号被采样或保持为最近采样的值。
当时钟脉冲为高电平时对输入信号进行采样，并在时钟脉冲为低电平时保留这些值。
该电路可以在两种模式下工作，这取决于采样和保持时钟信号的逻辑电平。
时钟切换的输入脉冲和电路的输出如下图所示。
开关时钟脉冲和电路输出三、采样保持电路功能及工作原理采样保持电路的工作原理可以通过其组件的工作原理来简单理解。
构建采样保持电路的主要部件包括一个 N 沟道增强型 MOSFET、一个电容和一个高精度运算放大器。
作为开关元件，使用了 N 沟道增强型 MOSFET。
输入电压通过其漏极端子给出，控制电压也通过其栅极端子给出。
当施加控制电压的+ve 脉冲时，MOSFET将处于激活状态。
一种带数字校准电路的10位SAR-ADC设计的开题报告一、选题背景随着现代电子技术的不断发展，ADC（模数转换器）在许多领域得到了广泛应用，例如医疗、机器控制、通信等等。
SAR（逐次逼近型）ADC作为一种经典的ADC转换技术，已经成为了AD转换器领域中应用最广泛的技术之一。
本项目的目的是设计一种带有数字校准电路的10位SAR-ADC，以提高AD转换精度。
二、研究目的本文的研究目的是设计一种带数字校准电路的10位SAR-ADC，以提高转换精度。
通过数字校准电路，可以在ADC输入端采样的同时，对ADC的误差进行近似补偿，从而提高转换精度。
三、研究内容1. 了解SAR-ADC的基本原理及其优缺点，深入分析已有的数字校准电路设计思路。
2. 根据10位精度的设计要求，设计出基于SAR转换技术的10位SAR-ADC电路，包括ADC转换电路、采样保持电路、参考电压电路等。
3. 分析数字校准电路的实现原理，设计数字校准电路并加以实现。
4. 对设计的ADC进行仿真，进行校准和测试工作，查看其转换性能和精度。
5. 分析仿真结果，对设计进行初步改进，改善其性能和精度。
四、论文结构本文共分为六个部分，包括：绪论、SAR-ADC基本原理、数字校准电路设计、SAR-ADC仿真与测试、仿真结果分析及设计优化、结论与展望。
其中绪论介绍选题背景、研究目的及研究内容，其他各章节则着重展开相关的研究内容。
章节间的逻辑关系清晰，内容丰富全面，整体上有良好的结构。
五、研究意义本文的研究意义在于，为了在工程实践中提高AD转换精度，设计一种带数字校准电路的10位SAR-ADC，提高ADC的精度和稳定性，提高电路的真实感和可靠性。
同时，本论文研究的内容涉及到SAR-ADC的基本原理、数字校准电路设计，对于相关领域的工程实践和理论研究有一定的参考和借鉴价值，具有一定的学术研究价值。
