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推荐-EDA技术实用教程EDA课程设计报告 精品

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EDA课程设计报告课程：EDA技术实用教程学院：电子与信息工程学院目录实验一、3-8译码器的仿真一：实验名称：3-8译码器仿真二：实验要求：熟悉对max+plusⅡ10.0的使用，并且能简单的使用进行3-8译码器的仿真和论证。

三：实验步骤：1：使用max+plusⅡ10.0软件，设计3-8译码器的实验原理图如下所示：图1 实验原理图2：波形的仿真与分析启动max+plusⅡ10.0\Waveform editor菜单，进入波形编辑窗口，选择欲仿真的所有I\O管脚。

如下图所示：图2 波形编辑为输入端口添加激励波形，使用时钟信号。

选择初始电平为“0”，时钟周期倍数为“1”。

添加完后，波形图如下所示：图3 添加激励后的波形打开max+plusⅡ10.0\Simulator菜单，确定仿真时间，单击Start开始仿真，如下图所示：图4 仿真过程图5 仿真结果四：实验结论：使用max+plusⅡ10.0能很好的完成很多电路的仿真与工作。

实验二、2选一多路选择器一、原理图设计输入法图一 2选1多路选择器结构体图二电路编译结果图三波形仿真由波形图可知：当a、b两个输入口分别输入不同频率信号时，针对选通控制端s上所加的不同电平，输出端y将有对应不同信号输出。

例如当s为低电平时，y口输出了来自a端的较高频率的时钟信号；反之，即当s为高电平时，y口输出了来自b 端的较低频率的时钟信号。

二、文本设计输入（VHDL）法图四2选1多路选择器（VHDL）图五2选1多路选择器（VHDL）波形图图六2选1多路选择器（VHDL）引脚分布图实验三、十进制计数器一、VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_UNSIGNED.all;entity T10 isport (CLK,RST,EN,LOAD: IN STD_LOGIC;DATA: IN STD_LOGIC_VECTOR(3 DOwNTO 0);DOUT: out std_logic_vector(3 DOWNTO 0);COUT: OUT STD_LOGIC);ENd entity T10;ARCHITECTURE behav of T10 ISBEGINPROCESS (CLK,RST,EN,LOAD)variable Q: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF RST='0' THEN Q:= (OTHERS=>'0');ELSIF CLK 'EVENT AND CLK ='1' THENIF EN='1' THENIF (LOAD ='0') THEN Q:=DATA; ELSEIF Q<9 THEN Q:=Q+1;ELSE Q:=(OTHERS=>'0');END IF;END IF;END IF;END IF;IF Q="1001" THEN COUT<='1';else COUT<='0'; END IF;DOUT <=Q;END PROCESS;END behav;它是一个带有异步复位和同步加载功能的十进制加法计数器。

二、编译报告pilation Report _flow sumamySimulation Repoet_simutlaion waveformt10.vwf由图可知，（1）当计数使能EN为高电平时允许计数；RST低电平时计数器被清零。

（2）由于LOAD是同步加载控制信号，其第一个负脉冲恰好在CLK的上升沿处，故将5加载于计数到9，出现了第一个进位脉冲。

由于LOAD第二个负脉冲未在CLK上升沿处，故没有发生加载操作，而第3、4个负脉冲都出现了加载操作；（3）当计数器每次计到9时，输出为高电平，而且计数器又从0开始重新计数三、RTL图四、symbol t10.bdf实验四、四选一多路选择器一、用IF_THEN语句实现4选1多路选择器图一用IF_THEN语句实现4选1多路选择器文本设计输入图二程序运行编译结果图三四选一多路选择器的电路仿真波形图由上图可知：当sel=11时，y=intput3；当sel=10时，y=intput2；当sel=01时，y=intput1；当sel=00时，y=intput0；实现了四选一功能。

图四4选1多路选择器RTL电路图图五4选1多路选择器Symbol二、用CASE语句实现4选1多路选择器图六用CASE语句实现4选1多路选择器文本设计输入图七程序运行编译结果图八四选一多路选择器的电路仿真波形图由上图可知（s<=s1&s2）：当s=00时，z=a；当s=01时，z=b；当s=10时，z=c；当s=11时，z=d；实现了四选一功能。

图九4选1多路选择器RTL电路图图十4选1多路选择器Symbol三、用WHEN_ELSE语句实现4选1多路选择器图十一用WHEN_ELSE语句实现4选1多路选择器文本设计输入图十二四选一多路选择器的电路仿真波形图由上图可知（sel<=b & a）：当sel=00时，q=i0；当sel=01时，q=i1；当sel=10时，q=i2；当sel=11时，q=i3；实现了四选一功能。

图十三4选1多路选择器RTL电路图实验五、ADC0809采样状态机一、文本设计输入（VHDL）法图一 ADC0809采样状态机文本设计输入图二程序运行编译结果二、RTL电路图图三ADC0809采样状态机RTL电路图三、ADC0809采样状态图图四ADC0809采样状态图四、ADC0809采样状态机工作时序图五 ADC0809采样状态机工作时序图上图显示了一个完整的采样周期。

复位信号后进入状态s0；第二个时钟上升沿后，状态机进入状态s1，由start 、ale 发出采样和地址选通的控制信号。

而后，eoc 由高电平变为低电平，ADC0809的8位数据输出端呈现高阻状态“ZZ ”。

在状态s2，等待了clk 的数个时钟周期之后，eoc 变为高电平，表示转换结束；进入状态s3，在此状态的输出允许oe 被被设置成高电平。

此时ADC0809的数据输出端d[7.. 0]即输出已经转换好的数据5EH 。

在状态s4，lock_t 发出一个脉冲，其上升沿立即将d 端口的5E 锁入q 和regl 中。

图六 ADC0809采样状态机Symbol实验六、11010011序列检测一、文本设计输入（VHDL）法图一序列检测器文本设计输入图二程序运行编译结果二、序列检测器RTL电路图图三序列检测器RTL电路图三、序列检测器状态图图四序列检测器状态图四、序列检测器时序仿真波形图五序列检测器时序仿真波形由上图可知，当有正确序列进入时，到了状态8时，输出序列正确标志SOUT=1。

而当下一位数据为零时，即DIN=0，进入状态四s3（这时测出的数据110恰好与原序列数的头三位相同）。

图六序列检测器Symbol实验七、两个8位乘8位的有符号数乘法器一、文本设计输入（VHDL）法图一两个8位乘8位的有符号数乘法器文本设计输入图二程序运行编译结果图三仿真波形由波形可知，在CLK的第4个上升沿后才得到第一个计算数据，之前都是0。

第4个上升沿后得到的结果为s=0×0+23×15=345；第5个上升沿后得到结果为s=23×15+11×22=587；第6个上升沿后得到结果为s=11×22+33×45=1727；第7个上升沿后得到结果为s=33×45+16×21=1821；第8个上升沿后得到结果为s=16×21+16×5=416；第9个上升沿后得到结果为s=16×5+11×21=311；二、两个8位乘8位的有符号数乘法器Symbol图四两个8位乘8位的有符号数乘法器Symbol三、两个8位乘8位的有符号数乘法器RTL电路图图五两个8位乘8位的有符号数乘法器RTL电路图实验八、全加器一、文本设计输入（VHDL）法图一全加器文本设计输入图二仿真结果图三全加器波形仿真图AIN BIN CIN COUNT SUM0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1对比真值表和仿真波形，加数AIN,BIN和进位CIN共有8总情况，和SUM 和进位COUNT共有4总情况，波形和真值表一致图四全加器波实体模块图五全加器F_adder电路图实验九、LPM_COUNTER计数模块一、文本设计输入（VHDL）法图一 LPM_COUNTER计数模块文本设计输入图二 程序运行编译结果图三 LPM_COUNTER 计数模块 图四 LPM_COUNTER 计数模块Symbol 二、LPM_COUNTER 计数模块RTL 电路图图五 LPM_COUNTER 计数模块RTL 电路图实验十、LPM_COUNTER计数模块例化一、文本设计输入（VHDL）法图一 LPM_COUNTER计数模块例化文本设计输入图二程序运行编译结果二、T4BIT.V仿真波形图三 T4BIT.V 的仿真波形由仿真波形图可知：在第2个SLD 加载信号在没有CLK 上升沿处发生时，无法进行加载，显然SLD 是同步的。

从波形中可以了解此计数器模块的功能和性能。

二、T4BIT 计数模块RTL 电路图图六 T4BIT 计数模块RTL 电路图图五 T4BIT 计数模块Symbol图四 T4BIT 原理图输入设计实验十一、LPM随机存储器的设置和调用一、建立MIF格式文件图一MIF文件编辑窗图二利用康芯MIF生成MIF正弦波数据文件二、对LPM_RAM仿真测试图三 在原理图编辑器上连接好的RAM 模块图四 RAM 仿真波形三、利用用户自定义数据类型语句来实现存储器描述图五 存储器VHDL程序图六 仿真结果图七波形仿真结果图九存储器Symbol图八 存储器RTL电路图实验十二、LPM_ROM的定制和使一、正弦信号发生器源程序图一正弦信号发生器源程序图二仿真结果图三 LPM_ROM 仿真测试图四 正弦信号发生器RTL 电路图 图五 正弦信号发生器仿真波形由波形可见，随着每一个时钟上升沿的到来，输出端口将正弦波数据依次输出，输出的数据与加载数据相符。

图六正弦信号发生器Symbol实验十三、FIFO定制一、FIFO电路原理图图一 FIFO电路原理图此FIFO的数据位宽为8，深度为256。

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EDA课程实验设计报告

EDA课程实验设计报告

《EDA课程实验设计报告》洗衣机自动控制器设计一实验要求：1、由一个按键控制洗衣机的启动、暂停。

2、洗衣机洗涤一定时间后，能自动停止，由一个LED灯闪烁提示，并发出报警提示。

3、洗涤时间能用数码管显示，暂停时时间停止，暂停后时间在停止的时间基础上继续计时。

4、用至少四个LED指示灯的流动表示洗衣机的正转和反转。

即当正转20秒时，四个指示灯从右向左循环移动；反转20秒时，四个指示灯从右向左循环移动。

5、暂停10秒时，四个指示灯闪烁来表示电机停止转动。

二．设计总体思路，基本原理1.设计总体思路从课程设计要求来看，要求实现电机的正传、反转、暂停，用四个LED灯的状态来表示，当显示时间前20秒正传、暂停10秒、反转20秒、再暂停10秒，如此一来，周期恰好是60秒，理所当然的分钟计数器、秒计数器是一定要有的。

接下来脉冲是一定的了，但是有分钟计数器和秒钟计数器还要考虑是不是要60分频器，就我们所学过的来说实现循环有移位寄存器；还有个问题，当洗涤时间到了，报警还要一个报警电路，根据要求，报警的蜂鸣器不可以长时间的叫，要有个合理的时间，我们可以用一个单稳态电路来实现。

方案为：直接从数值上进行提取信号来控制一个可以实现循环的74LS194来实现。

2.基本原理首先，从秒脉冲出来的信号，经过一个控制电路后进入秒计数器进行秒计数，进行清零，这时用户置入洗涤时间，并按开始按钮，洗衣机开始工作。

当秒计数器变为零的时候，去分钟计数器上面借数；与此同时，从十秒位转化出来的信号进入移位寄存器后，LED灯表示出电机运转状态；当用户设定的洗涤时间结束后，电路报警并清零。

三.单元电路设计1.一百进制分计数器和六十秒计数器的设计（1）分、秒计数器的设计分、秒计数器我们都用74192片，74192上升沿触发，由UP，DOWN两管脚控制加减计数，有异步置数端LOAR和异步复位端CLR，BO’和CO’分别输出高电平表示加进位和减进位。

由于74192没有保持脚，故需要外围电路实现保持功能。

EDA课程设计报告材料

EDA课程设计报告材料

实用成绩：EDA课程设计报告课程 EDA课程设计专业学号姓名指导教师日期 2012.06.21机械与电子信息学部一、设计任务与要求1.任务：制作并调试EDA学习板2.了解并能识别学习板上的各种元器件，会读元器件标示；3.会看电路原理图；4.制作EDA学习板；5.编写VHDL程序进行跑马灯控制6.编写VHDL程序进行步进电机的转速控制7.学会使用QuartusⅡ软件下载调试程序；8.用调试程序将学习板调试成功。

9.二．课程设计目的通过编写VHDL程序，结合硬件电路设计，实现跑马灯和步进电机的转速控制。

经过本次课程设计，能够将所学专业理论知识进行综合实际运用，锻炼学生的动手能力以及提高学生的综合专业素质。

三、实验内容1.芯片工作电路，利用晶振提供控制信号。

2.10引脚下载口与芯片相关引脚相连完成下载电路。

3.利用16个开关做成键盘，实现输入号对已编程的芯片的控制并通过数码管显示0--F。

4.用2片74HC573N具有锁存功能芯片与8个数码管相连，通过编程实现位选和段选实现输出信号的显示功能。

5.使用74HC573N锁存功能结合ULN2003AG芯片8非门芯片和74HC04N6非门芯片与4个2N5551三极管实现对步进电机的控制，和控制步进电机6.信号结合LED输出显示的功能。

7.利用1片74HC573N芯片与8个共阴极LED实现跑马灯功能。

四．课程设计器材清单六．程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cc isport(clk: in std_logic;bj:out std_logic_vector(3 downto 0);start:in std_logic;kbcol:in std_logic_vector(3 downto 0);kbrow:out std_logic_vector(3 downto 0);seg1_out:out std_logic_vector(3 downto 0);seg2_out:out std_logic_vector(3 downto 0);qq_out:out std_logic_vector (7 downto 0);qq1_out:buffer std_logic_vector(7 downto 0);sk:in bit);end;architecture one of cc istype btype is(s0,s1,s2,s3);signal current_state,next_state:btype;signal count: std_logic_vector(1 downto 0);signal sta: std_logic_vector(1 downto 0);signal seg1: std_logic_vector(3 downto 0);signal seg2: std_logic_vector(3 downto 0);signal fn: std_logic;signal ks:std_logic_vector(1 downto 0);signal qq: std_logic_vector (7 downto 0);signal qq1:std_logic_vector (7 downto 0);signal sp1,sp2:std_logic_vector(3 downto 0);beginpqq:process (clk)beginif clk'event and clk='1' thenqq<=qq+1;end if;end process;qq_out<=qq;reg:process (qq(7))beginif qq(7)'event and qq(7)='1'thencurrent_state <=next_state;end if;end process reg;com:process (current_state)begincase current_state iswhen s0=> bj<="0011";next_state <=s1; when s1=> bj<="1001";next_state <=s2; when s2=> bj<="1100";next_state <=s3; when s3=> bj<="0110";next_state <=s0; when others=>next_state <=s0;end case;end process com;process(clk)beginif clk'event and clk='1'then count<=count+1; end if;end process;process(clk)beginif clk'event and clk='1'thencase count iswhen "00"=>kbrow<="0001";sta<="00";when "01"=>kbrow<="0010";sta<="01";when "10"=>kbrow<="0100";sta<="10";when "11"=>kbrow<="1000";sta<="11";when others=>kbrow<="1111";end case;end if;end process;process(clk,start)beginif start='0'then seg1<="0000";seg2<="0000"; elsif clk'event and clk='1'thencase sta iswhen "00"=>case kbcol iswhen "0001"=>seg1<="0000";seg2<="0001"; when "0010"=>seg1<="0000";seg2<="0010";when "0100"=>seg1<="0000";seg2<="0011";when "1000"=>seg1<="0000";seg2<="0100";when others=>seg1<="1111";seg2<="1111";end case;when "01"=>case kbcol iswhen "0001"=>seg1<="0000";seg2<="0101";when "0010"=>seg1<="0000";seg2<="0110";when "0100"=>seg1<="0000";seg2<="0111";when "1000"=>seg1<="0000";seg2<="1000";when others=>seg1<="1111";seg2<="1111";end case;when "10"=>case kbcol iswhen "0001"=>seg1<="0000";seg2<="1001";when "0010"=>seg1<="0001";seg2<="0000";when "0100"=>seg1<="0001";seg2<="0001";when "1000"=>seg1<="0001";seg2<="0010";when others=>seg1<="1111";seg2<="1111";end case;when "11"=>case kbcol iswhen "0001"=>seg1<="0001";seg2<="0011";when "0010"=>seg1<="0001";seg2<="0100";when "0100"=>seg1<="0001";seg2<="0101";when "1000"=>seg1<="0001";seg2<="0110";when others=>seg1<="1111";seg2<="1111";end case;when others=>seg1<="1111";seg2<="1111";end case;end if;end process;fn<=not(seg1(0)and seg2(0)and seg2(1)and seg2(2)and seg2(3)); process(fn)beginif fn'event and fn='1'thenseg1_out<=seg1;seg2_out<=seg2;end if;end process;process (qq(7))variable c:integer range 7 downto 0; beginif qq(7)'event and qq(7)='1'thenc:=c+1;if c=7 thenqq1<=qq1+1;end if;end if;end process;process (fn,qq1)beginif fn'event and fn='1' thencase seg1 iswhen "0000"=>case seg2 iswhen "0001"=>qq1_out<="00011001"; when "0010"=>qq1_out<="00110010"; when "0011"=>qq1_out<="01001011"; when "0100"=>qq1_out<="01100100"; when "0101"=>qq1_out<="01111111"; when "0110"=>qq1_out<="10010110"; when "0111"=>qq1_out<="10101111"; when "1000"=>qq1_out<="11001000"; when "1001"=>qq1_out<="11100001"; when others=>qq1_out<=qq1;end case;when "0001"=>case seg2 iswhen "0000"=>qq1_out<="11110000"; when "0001"=>qq1_out<="11111111"; when "0010"=>qq1_out<="00000000"; --when "0011"=>qq1_out<=qq1;when others=>qq1_out<=qq1;end case;when others=>qq1_out<=qq1;end case;end if;end process;process(sk,start,sp1,sp2)beginif start='0' then sp1<="0000";sp2<="0000";elsif sk'event and sk='1' thenif sp2<"1001" then sp2<=sp2+1;else sp2<="0000";end if;end if;if sp2="1001" then sp1<=sp1+1;end if;end process;end;七．元件调试1、否短路用万用表检查P2两端是短路。

EDA-课程设计报告书

EDA-课程设计报告书

EDA-课程设计报告书《电子设计自动化EDA》课程设计报告书学号：08057102 班级：自动化081 姓名：陈婷指导教师：刘伟目录一、设计思想（一）、设计要求1、具有以24小时制时、分、秒记时、显示功能。

2、具有整点报时功能，整点报时的同时LED花样显示。

3、具有消零，调节小时，分钟功能。

4、设计精度要求为1s。

(二)、系统功能描述1.、系统输入：调时、调分，清零信号，分别用按键开关SETHOUR、SETMIN、RESET控制；计数时钟信号CLK采用2HZ时钟源，扫描时钟信号CLKDSP采用32HZ时钟源或更高；2、系统输出：8位八段共阴极数码管显示输出；LED花样显示输出；3、系统功能详细描述：计时：正常工作状态下，每日按24小时计时制，蜂鸣器无声，逢整点报时。

显示：要求采用扫描显示方式驱动8位8段数码管显示。

整点报时：蜂鸣器在“51”、“53”、“55”、“57”、“59”秒发音，结束时为整点；校时：在计时状态下，按下按键SETMIN设定分钟，按下按键SETHOUR设定小时。

（三）设计思路1、分别写出六进制、十进制、二十四进制、清零、设置时分、LED译码部分，在主体部分用元件例化语句计时，清零设置时分、LED译码，再加上扫描模块2、将六进制、十进制、二十四进制、清零、设置时分、LED译码、扫描模块分模块写在一个主中（四）系统电路结构框图二、设计步骤（一）各种进制的计时及时钟控制模块程序1、6进制library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter6 isport( clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout: out std_logic_vector(3 downto 0);co: out std_logic);end counter6;architecture art2 of counter6 issignal count:std_logic_vector(3 downto 0);beginprocess(clk)beginif (clk'event and clk='1')thenif(reset='0')then count<="0000";elsif(set='1')then count<=ain;elsif (count="0101")thencount<="0000";co<='1';else count<=count+1;co<='0';end if;end if;end process;aout<=count;end art2;2、10进制library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter10 isport(clk,reset,set: in std_logic;ain:std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0); co:out std_logic);end counter10;architecture art1 of counter10 issignal count:std_logic_vector(3 downto 0);beginprocess(clk)beginif(clk'event and clk='1') thenif(reset='0')then count<="0000";elsif(set='1')then count<=ain;elsif(count="1001") thencount<="0000";co<='1';else count<=count+1;co<='0';end if;end if;end process;aout<=count;end art1;3、24进制ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter24 isport( clk,reset,set: in std_logic;ainh:in std_logic_vector(3 downto 0);ainl:in std_logic_vector(3 downto 0);aout: out std_logic_vector(7 downto 0)); end counter24;architecture art3 of counter24 issignal count:std_logic_vector(7 downto 0); beginprocess(clk)beginif(clk'event and clk='1') thenif(reset='0')then count<="00000000";elsif(set='1')then count(7 downto 4)<=ainh;count(3 downto 0)<=ainl;elsif(count(7 downto 4)<"0011" ) thenif(count(7 downto 4)="0010" and count(3 downto 0)="0011") thencount<="00000000";elsif(count(3 downto 0)="1001") thencount(3 downto 0)<="0000";count(7 downto 4)<=count(7 downto 4)+1;else count(3 downto 0)<=count(3 downto 0)+1;end if;end if;end if;--end if;end process;aout<=count;end art3;（二）系统整体程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clock isport(clk,b1,clks: in std_logic;reset: in std_logic;setmin,sethour: in std_logic;minutell,minutehh,hourll,hourhh,b2:instd_logic_vector(3 downto 0);secondl,secondh:out std_logic_vector(3 downto 0);--second0,second2:out std_logic_vector(6 downto 0);minutel,minuteh:out std_logic_vector(3 downto 0);--minute0,minute2:out std_logic_vector(6 downto 0);hourl,hourh:out std_logic_vector(3 downto 0); --hour0,hour2,dout:out std_logic_vector(6 downto 0);dout:out std_logic_vector(6 downto 0);s:out std_logic_vector(2 downto 0); singing,light: out std_logic);end clock;architecture art of clock iscomponent counter10 isport(clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0);co:out std_logic);end component;component counter6 isport(clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0);co:out std_logic);end component;component counter24 isport(clk,reset,set: in std_logic;ainh,ainl:std_logic_vector(3 downto 0);aout:out std_logic_vector(7 downto 0));end component;component led7 isport(ain: in std_logic_vector(3 downto 0);aout:out std_logic_vector(6 downto 0));end component;signal cs0,cs1,cm0,cm1:std_logic;signals0,s1,m0,m1,h0,h1,cout:std_logic_vector(3 downto 0);signal h:std_logic_vector(7 downto 0);signal count:std_logic_vector(2 downto 0);beginh0<=h(3 downto 0);h1<=h(7 downto 4);u1:counter10 port map(clk=>clk,reset=>reset,set=>b1,ain=>b2,aou t=>s0,co=>cs0);u2:counter6 port map(clk=>cs0,reset=>reset,set=>b1,ain=>b2,aout=>s1,co=>cs1);u3:counter10portmap(clk=>cs1,reset=>reset,set=>setmin,ain=>mi nutell,aout=>m0,co=>cm0);u4:counter6portmap(clk=>cm0,reset=>reset,set=>setmin,ain=> minutehh,aout=>m1,co=>cm1);u5:counter24portmap(clk=>cm1,reset=>reset,set=>sethour,ainl=> hourll,ainh=>hourhh,aout=>h);u6:led7 port map(ain=>cout,aout=>dout);secondl<=s0;secondh<=s1;minutel<=m0;minute h<=m1;hourl<=h0;hourh<=h1;process(m1,m0,s1,s0)beginif(m1="0101" and m0="1001" and s1="0101" and s0="1001") thensinging<='1';light<='1';else singing<='0';light<='0';end if;end process;process(clks)beginif(clks'event and clks='1') thenif (count="101") thencount<="000";else count<=count+1;end if;s<=count;CASE count ISwhen"000"=> cout<=s0;when"001"=> cout<=s1;when"010"=>cout<=m0;s<="010";when"011"=> cout<=m1 ;when"100"=> cout<=h0;when"101"=> cout<=h1;when others=> cout<="0000";end case;end if;end process;end art;三、调试过程(一)仿真波形1、6进制程序仿真波形2、10进制程仿真波形3、24进制程序仿真波形4、系统程序仿真波形（二）分析问题1:u6:led7 port map(ain=>secondl,aout=>second0);u7:led7 port map(ain=>secondh,aout=>second1);u8:led7 port map(ain=>minutel,aout=>minute0);u9:led7 port map(ain=>minuteh,aout=>minute1);u10:led7 port map(ain=>hourl,aout=>hour0);u11:led7 port map(ain=>hourh,aout=>hour1);问题分析：元件例化是并行语句，按此段代码LDE并行显示，每一个数码管都需要八个端口，这样就需要八排插口，而试验箱只有一排端口。

EDA课程设计报告

EDA课程设计报告

课程设计报告（理工类）课程名称： EDA技术专业班级：电子信息工程101 学生学号：学生姓名：所属院部：指导教师：20 11 ——20 12 学年第 2 学期设计项目名称：数字秒表设计实验地点：同组学生姓名：设计成绩：批改教师：批改时间：1.课程设计目的2.课程设计的基本要求3.课程设计类型二、仪器和设备三、设计过程1.设计内容和要求2.设计方法和开发步骤3.设计思路4.设计难点四、设计结果与分析1.思路问题以及测试结果失败分析2.程序简要说明1.课程设计目的1）根据设计要求，完成对数字秒表的设计。

2）进一步加强对MaxplusⅡ软件的应用和对VHDL语言的使用。

2.课程设计的基本要求1)提供的时钟信号频率为100Hz，实现计数从0.01s到0.1s,再到1s，10s,1min,10min,1h。

3.课程设计类型1)综合应用设计二、仪器和设备1.计算机，1台三、设计过程1.设计内容和要求1）用MaxplusⅡ软件编程实现六进制计数器、十进制计数器、分频器（3MHz——100MHz）模块。

2）编译各个模块，连接各模块，最终实现一小时的秒表计数功能。

2.设计方法和开发步骤1）编程实现十进制计数器十进制计数器源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cnt10 isport(clk: in std_logic;clr: in std_logic;ena: in std_logic;cq: out integer range 0 to 15;carry_out: out std_logic);end entity cnt10;architecture art of cnt10 issignal cqi: integer range 0 to 15; beginprocess(clk,clr,ena)isbeginif clr='1'then cqi<=0;elsif clk'event and clk='1'then if ena='1'thenif cqi<9 then cqi<=cqi+1; else cqi<=0;end if;end if;end if;end process;process(cqi)isbeginif cqi=9 then carry_out<='1';else carry_out<='0';end if;end process;cq<=cqi;end architecture art;2）编程实现六进制计数器六进制计数器源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cnt6 isport(clk: in std_logic;clr: in std_logic;ena: in std_logic;cq: out std_logic_vector(3 downto 0);carry_out: out std_logic);end entity cnt6;architecture art of cnt6 issignal cqi: std_logic_vector(3 downto 0);beginprocess(clk,clr,ena)isbeginif clr='1'then cqi<="0000";elsif clk'event and clk='1'thenif ena='1'thenif cqi="0101"then cqi<="0000";else cqi<=cqi+'1';end if;end if;end if;end process;process(cqi)isbeginif cqi="0000"then carry_out<='1';else carry_out<='0';end if;end process;cq<=cqi;end architecture art;3）编程实现分频器模块分频器源代码（3MHz—100Hz）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clkgen isport(clk: in std_logic;newclk: out std_logic);end entity clkgen;architecture art of clkgen issignal cnter:integer range 0 to 10#29999#; beginprocess(clk) isbeginif clk'event and clk='1' thenif cnter=29999 then cnter<=0;else cnter<=cnter+1;end if;end if;end process;process(cnter) isbeginif cnter=29999 then newclk<='1';else newclk<='0';end if;end process;end architecture art;3.设计思路因为实验硬件仿真提供3MHz的时钟信号，所以要用分频器实现3MHz 到100Hz的时钟信号的转换。