下载文档原格式
课程设计任务书学生姓名：专业班级：电子1003班指导教师：封小钰工作单位：信息工程学院题目: CMOS四输入与非门电路设计初始条件：计算机、ORCAD软件、L-EDIT软件要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1、课程设计工作量：2周2、技术要求：（1）学习ORCAD软件、L-EDIT软件。
（2）设计一个CMOS四输入与非门电路。
（3）利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。
2013.11.25-11.27学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。
2013.11.28-12.5对CMOS四输入与非门电路进行设计仿真工作，完成课设报告的撰写。
2013.12.6 提交课程设计报告，进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日摘要 (I)Abstract (II)1 绪论 (1)2 设计内容及要求 (2)2.1 设计的目的及主要任务 (2)2.2 设计思想 (2)3软件介绍 (3)3.1 OrCAD简介 (3)3.2 L-Edit简介 (4)4 COMS四输入与非门电路介绍 (5)4.1 COMS四输入与非门电路组成 (5)4.2 四输入与非门电路真值表 (6)5 Cadence中四输入与非门电路的设计 (7)5.1 四输入与非门电路原理图的绘制 (7)5.2 四输入与非门电路的仿真 (8)6 L-EDIT中四输入与非门电路版图的设计 (10)6.1 版图设计的基本知识 (10)6.2 基本MOS单元的绘制 (11)6.3 COMS四输入与非门的版图设计 (13)7课程设计总结 (14)参考文献 (15)与非门是一种非常常用的数字门电路，本文详细介绍了基于CMOS管的L-EDIT环境下的四输入与非门电路设计仿真及版图布局设计验证。
作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。
真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。
我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。
（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16) M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.5 16)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0Voltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0 V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。
作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。
真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。
我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。
（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0 Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16)M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.516)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0V oltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。
实验四：与非门和或非门的版图设计、异或门的后仿真一、实验目的1、使用virtuoso layout XL工具创建或非门（NOR）和与非门（NAND）的电路原理图和版图；2、利用已创建好的或非门、与非门和反相器设计异或门（XOR）的电路原理图；3、对异或门提取的参数进行模拟仿真。
二、实验要求1、打印出由或非门、与非门和反相器设计成的异或门的仿真结果；2、打印出异或门的电路原理图和版图。
三、实验工具Virtuoso四、实验内容1、或非门的设计；2、与非门的设计；3、异或门的设计；4、异或门的仿真。
1、或非门的设计step1:创建或非门的电路原理图，其中，NMOS的宽度120nm为PMOS的宽度为480nm.图1 或非门的电路原理图step2:验证或非门是否可以正常工作，即创建SPICE netlist.图2 验证或非门图3验证成功产生的报告step3：创建一个layout view，并选择菜单栏上Tools->Lyaout XL，此时刚刚保存的电路原理图会自动弹出来，接着选择菜单栏上的Connectivity->Updata->Components and Nets,在弹出得对话框中修改参数，修改完成后点击OK，将会出现如下图所示布局。
图4 利用virtuoso XL工具生成的布局step4:参照前面的实验，在矩形边框内画上电源轨道和NWELL，并创建M1_PSUB 和MI_NWELL，将vdd!、gnd!移至电源轨道上，再将其他原件也移至矩形边框内。
对照电路原理图将NMOS、PMOS、电源、地、以及输入输出端口连接起来，在连线时，注意观察电路原理图，确保不会出现短路情况，连接好的版图如下图所示。
图5 连接好的或非门版图step5：对画好的版图进行DRC，成功后验证提取参数并做LVS验证，再生成网表文件。
图6 或非门版图的DRC验证图7 或非门的参数提取视图图8 或非门的LVS验证图9 或非门的网表文件2、与非门的设计与或非门的设计类似，在此不再赘述，直接给出与非门的电路原理图、版图以及DRC、LVS验证。
1技术指标用与非门设计一个4位或多位代码的数字锁，要求如下：A:设计一个保险箱用的多位代码数字锁，比如4位代码ABCD四个输入端和一个开锁用的钥匙插孔输入端E,当开箱时（E= 1），如果输入代码（例如ABCD= 1010）与设定的代码相同，则保险箱被打开，即输出端Z = 1,否则电路发出报警信号:B:进行电路仿真，并说明其工作原理。
2方案比较方案一：由4个单刀双掷开关构成密码开关，用户可以通过控制开关来控制A、B、C、D四个输入端的电平■的高低，进而控制输出电平■的高低以及报警信号的工作。
当输入端与设置的密码相符时，则输出为高电平，二极管亮，否则输出为低电平，并且发出报警，即蜂鸣器发出响声，至此完成电路的设计。
其电路图如图2.1图2.1方案一的电路图方案二：用4个异或门连接输入端，并分别丁反相器连接，再相与。
当输入密码与设置密码相同时，电路输出为高电平发光二极管不亮，当输入密码与设置密码不相同时，电路输出为低电平，发出报警，发光二极管亮。
其电路图如图6.13 Proteus软件介绍Proteus软件是来自英国Labcenter electronics公司的EDA工具软件。
Proteus软件有十多年的历史，在全球广泛使用，除了其具有和其它EDA工具一样的原理布图、PCB自动或人工布线及电路仿真的功能外，其革命性的功能是，他的电路仿真是互动的，针对微处理器的应用，还可以直接在基丁原理图的虚拟原型上编程，并实现软件源码级的实时调试，如有显示及输出，还能看到运行后输入输出的效果，配合系统配置的虚拟仪器如示波器、逻辑分析仪等，您不需要别的，Proteus为您建立了完备的电子设计开发环境！尤其重要的是Proteus Lite可以完全免费，也可以花微不足道的费用注册达到更好的效果；功能最强的Proteus专业版也非常便宜，人人用得起，对高校还有更多优惠。
Proteus组合了高级原理布图、混合模式SPICE®真,PCB设计以及自动布线来实现一个完整的电子设计系统。
四输入或非门课程设计一、课程目标知识目标：1. 学生理解并掌握四输入或非门的基本概念、逻辑符号及功能。
2. 学生能够准确描述四输入或非门在数字电路中的应用。
3. 学生掌握四输入或非门的真值表，并能运用相关知识分析简单数字电路。
技能目标：1. 学生能够运用所学知识设计简单的四输入或非门电路。
2. 学生能够利用真值表验证四输入或非门电路的正确性。
3. 学生通过实验和观察，提高动手实践能力和问题解决能力。
情感态度价值观目标：1. 学生培养对电子学的兴趣，激发探究数字电路的欲望。
2. 学生在学习过程中，培养合作意识、团队精神，形成良好的学习氛围。
3. 学生通过本课程的学习，认识到科技发展对社会进步的重要性，增强社会责任感。
课程性质分析：本课程为电子学基础课程，主要针对数字电路中的四输入或非门进行讲解。
课程注重理论与实践相结合，强调学生的动手实践能力。
学生特点分析：学生为初中年级，具有一定的电子学基础，对新知识充满好奇，动手能力强，但理论知识掌握程度不一。
教学要求：1. 深入浅出地讲解四输入或非门的知识点，注重知识体系的完整性。
2. 结合实际案例，提高学生的实践能力。
3. 关注学生的个体差异，因材施教，提高教学质量。
二、教学内容1. 四输入或非门的基本概念与原理- 介绍四输入或非门的结构、逻辑符号及功能。
- 解释四输入或非门的逻辑运算规则。
2. 四输入或非门的真值表与应用- 掌握四输入或非门的真值表，分析其逻辑功能。
- 举例说明四输入或非门在数字电路中的应用。
3. 四输入或非门电路设计- 学习设计简单的四输入或非门电路。
- 了解四输入或非门在实际电路中的作用。
4. 实践操作与验证- 动手搭建四输入或非门电路，观察并分析实验现象。
- 利用真值表验证实验结果的正确性。
5. 案例分析与讨论- 分析实际数字电路中四输入或非门的运用案例。
- 讨论四输入或非门在生活中的应用。
教材章节关联：本教学内容与教材中“数字电路基础”章节相关，主要涉及第四章“逻辑门电路”中的四输入或非门部分。
1技术指标用与非门设计一个4位或多位代码的数字锁，要求如下：A: 设计一个保险箱用的多位代码数字锁，比如4位代码ABCD四个输入端和一个开锁用的钥匙插孔输入端E，当开箱时（E＝1）,如果输入代码（例如ABCD＝1010）与设定的代码相同，则保险箱被打开，即输出端Z＝1,否则电路发出报警信号:B: 进行电路仿真，并说明其工作原理。
2方案比较方案一：由4个单刀双掷开关构成密码开关，用户可以通过控制开关来控制A、B、C、D3 Proteus软件介绍Proteus软件是来自英国Labcenter electronics公司的EDA工具软件。
Proteus软件有十多年的历史，在全球广泛使用，除了其具有和其它EDA工具一样的原理布图、PCB自动或人工布线及电路仿真的功能外，其革命性的功能是，他的电路仿真是互动的，针对微处理器的应用，还可以直接在基于原理图的虚拟原型上编程，并实现软件源码级的实时调试，如有显示及输出，还能看到运行后输入输出的效果，配合系统配置的虚拟仪器如示波器、逻辑分析仪等，您不需要别的，Proteus为您建立了完备的电子设计开发环境！尤其重要的是Proteus Lite可以完全免费，也可以花微不足道的费用注册达到更好的效果；功能最强的Proteus专业版也非常便宜，人人用得起，对高校还有更多优惠。
Proteus组合了高级原理布图、混合模式SPICE仿真,PCB设计以及自动布线来实现一个完整的电子设计系统。
此系统受益于15年来的持续开发,被《电子世界》在其对PCB设计系统的比较文章中评为最好产品—“The Route to PCB CAD”。
Proteus 产品系列也包含了我们革命性的VSM技术,用户可以对基于微控制器的设计连同所有的周围电子器件一起仿真。
用户甚至可以实时采用诸如LED/LCD、键盘、RS232终端等动态外设模型来对设计进行交互仿真。
其功能模块：—个易用而又功能强大的ISIS原理布图工具；PROSPICE混合模型SPICE 仿真；ARES PCB设计。
《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N on=5 off= 0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N on=5 off= 0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。
集成电路课程设计题目：四位与非门的电路设计专业：电子科学与技术班级：***学号：***姓名：***指导老师：***一．课程设计的目的1. 学习Hspice 的安装及使用，并通过网表文件来描述模拟电路，了解Hspice 的内部元件库。
2. 用MOS 器件来设计四位逻辑输入与非门电路。
二． 课程设计内容运用HSPICE 仿真软件以及网表文件来设计四位逻辑输入与非门电路。
三． 实验原理四输入与非门符号图及原理：A OUTPUT NAND412345D CB当输入端A 、B 、C 、D 中只要有一个为低电平时，就会使与它相连的NMOS 管截止，与它相连的PMOS 管导通，输出为高电平；仅当A 、B 、C 、D 全为高电平时，才会使四个串联的NMOS 管都导通，使四个并联的PMOS 管都截止，输出为低电平。
四． 网表文件在文本文档中编写出Hspice 所需的网表文件，并另存为.sp 文件。
网表文件如下：CMOS NAND4.OPTIONS LIST NODE POST.TRAN 20P 50N.include'C:\synopsys\Hspice2005.03\cmimodel\libr ary\hua05.sp' ttVCC VCC 0 5MNMOS_1 N_1 A Gnd Gnd NCH W=2.5u L=250nMNMOS_2 N_2 D N_1 N_1 NCH W=2.5u L=250nMNMOS_3 N_3 C N_2 N_2 NCH W=2.5u L=250nMNMOS_4 Vdd B N_3 N_3 NCH W=2.5u L=250nMPMOS_1 Vdd A Vdd Vdd PCH W=2.5u L=250nMPMOS_2 Vdd D Vdd Vdd PCH W=2.5u L=250nMPMOS_3 Vdd C Vdd Vdd PCH W=2.5u L=250nMPMOS_4 Vdd B Vdd Vdd PCH W=2.5u L=250nV2 1 0 PULSE .2 4.8 0N 0N 0N 5N 10NV3 2 0 PULSE .2 4.8 0N 0N 0N 5N 10NV4 3 0 PULSE .2 4.8 0N 0N 0N 5N 10NV5 4 0 PULSE .2 4.8 0N 0N 0N 5N 10N.measure tran tf trig v(5) val=4.5 fall=1 targ v(5) val=0.5 fall=1.measure tran tr trig v(5) val=0.5 rise=1 targ v(5) val=4.5 rise=1.measure tran tpdr trig v(1) val=2.5 rise=1 targ v(5) val=2.5 fall=1.measure tran tpdf trig v(1) val=2.5 fall=1 targ v(5) val=2.5 rise=1.measure tpd param='(tpdr+tpdf)/2'.MODEL PCH PMOS LEVEL=1.MODEL NCH NMOS LEVEL=1.END五．仿真及实验截图1.打开HSPICE软件，接着利用open打开上面的网表文件，仿真，如下图所示：输入波形，如下图所示：六．实验心得体会通过本次课程设计，使用了电路设计与仿真软件HSPICE，并练习用网表文件来描述模拟电路，用MOS器件来设计四位逻辑输入与非门电路，使我对HSPICE软件有一个更深层次的认识。
成绩评定表课程设计任务书目录目录 (III)1.绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2.四输入或非门 (2)2.1 四输入或非门电路结构 (2)2.2 四输入或非门电路仿真 (3)2.3 四输入或非门的版图绘制 (4)2.4 四输入或非门的版图电路仿真 (5)2.5 LVS检查匹配 (6)总结 (7)附录一：原理图网表 (9)附录二：版图网表 (10)1.绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑四输入或非门电路原理图。
2.用tanner软件中的TSpice对四输入或非门电路进行仿真并观察波形。
3.用tanner软件中的L-Edit绘制四输入或非门版图，并进行DRC验证。
4.用tanner软件中的TSpice对四输入或非门的版图电路进行仿真并观察波形。
5.用tanner软件中的layout-Edit对四输入或非门进行LVS检验观察原理图与版图的匹配程度。
2.四输入或非门2.1 四输入或非门电路结构四输入或非门是最常用的基本功能电路之一，广泛应用于数字逻辑电路电路设计中。
在本次课程设计中，使用tanner软件中的原理图编辑器S-Edit编辑四输入或非门电路原理图。
真值表如下2.1。
表2.1 四输入或非门的真值表原理图如图2.1。
图2.1 四输入或非门的原理图2.2 四输入或非门电路仿真使用TSpice对原理图进行仿真。
首先，生成电路网表，如图2.2。
图2.2 生成原理图电路网表给四输入或非门的输入端加入激励信号。
仿真中高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间。
进行仿真，输出波形。
波形图如下图2.3。
图2.3 四输入或非门电路输入输出波形图2.3 四输入或非门的版图绘制用L-Edit版图绘制软件对四输入或非门电路进行版图绘制，版图结果如图2.4。
图2.4 四输入或非门电路版图进行DRC检测，检测是否满足设计规则。
如图2.5。
图2.5 DRC验证结果2.4 四输入或非门的版图电路仿真同原理图仿真相同，首先生成电路网表。
如图2.6。
图2.6 生成版图电路网表添加激励、电源和地，同时观察输入输出波形，波形如图2.7。
图2.7 四输入或非门电路版图输入输出波形图四输入或非门电路的版图仿真波形与原理图的仿真波形，基本一致，并且符合输入输出的逻辑关系，电路的逻辑设计正确无误。
2.5 LVS检查匹配对四输入或非门进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查四输入或非门原理图与版图的匹配程度。
首先导入网表，如下图2.8。
图2.8 导入网表输出结果如图2.9。
图2.9 电路LVS检查匹配图网表匹配，设计无误。
总结通过两周的课程设计学习，综合运用所学的知识完成了设计任务。
使我更进一步熟悉了专业知识，并深入掌握仿真方法和工具、同时为毕业设计打基础的实践环节。
进一步熟悉设计中使用的主流工具，学习了良好的技术文档撰写方法；了解后端设计；加深综合对所学课程基础知识和基本理论的理解好掌握，培养了综合运用所学知识，独立分析和解决工程技术问题的能力；培养了在理论计算、制图、运用标准和规范、查阅设计手册与资料以及应用工具等方面的能力，逐步树立正确的设计思想。
在老师布置好题目后，我仔细进行设计，通过查阅各种参考书籍，最终把实验做出来了，达到了老师对本实验的要求。
在这次设计中我收获颇丰，首先最直接的收获就是我巩固了这节课所学的知识，把它运用到实践中去，并且学到了许多在课本中所没有的知识。
通过查阅相关知识，进一步加深对tannerr的了解。
其次，我们不管做什么都不能粗心，如我们输入程序时把字母打错了时，保存文件时名称与程序中的名称不一样时，都会导致编译错误，在此过程中虽然浪费了不少时间，但这也让我注意到实际做设计时应该应该注意的问题，意识到自己的不足，对学过的知识了解不够深刻，掌握的不足够。
通过对典型IC集成电路的原理图和版图的绘制及仿真，对模拟电路的工作原理有了进一步的了解。
再借助tanner软件模拟电路的原理图绘制及其版图生成，熟悉了tanner在此方面的应用，以增强计算机辅助电路模拟与设计的信心。
总的来说，这次设计还算成功，也让我明白了要把理论知识与实践结合起来，从实践中强化自己的理论，才能更好提高自己的实际动手能力和独立思考能力。
如果在设计过程中遇到问题时，我们要有耐心的查找错误，这也是学习的过程。
参考文献[1]Alan Hastings.The Art of Analong Layout second Edition模拟电路版图的艺术.第二版.电子工业出版社，2013。
[2]王颖著.集成电路版图设计与Tanner EDA工具使用.第二版.西安电子科技大学出版社,2009。
[3]曾庆贵著.集成电路版图基础.机械工业出版社,2008。
[4]张为著.集成电路版图基础.清华大学出版社,2009。
[5]廖谷平,陆瑞强著. Tanner Pro集成电路设计与布局实战指导.科学出版社 2007附录一：原理图网表.include "D:\tanner\TSpice70\models\ml2_125.md"Vdd Vdd Gnd 5VA A Gnd PULSE (0 5 0 10n 10n 50n 100n)VB B Gnd PULSE (0 5 0 10n 10n 50n 200n)VC C Gnd PULSE (0 5 0 10n 10n 30n 100n)VD D Gnd PULSE (0 5 0 10n 10n 50n 150n).tran/op 10n 800n method=bdf.print tran v(Y) v(A) v(B) v(C) v(D)* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 3, 2013 at 16:20:23* Waveform probing commands.probe.options probefilename="zou1.dat"+ probesdbfile="C:\Users\SHARK\Desktop\zou\zou1.sdb"+ probetopmodule="Module0"* Main circuit: Module0M1 Y A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 Y B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 Y C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 Y D Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 Y D N5 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 N5 C N6 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M7 N6 B N7 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M8 N7 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u * End of main circuit: Module0附录二：版图网表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: C:\Users\SHARK\Desktop\zou\zou.tdb* Cell: Cell0 Version 1.04* Extract Definition File: D:\tanner\LEdit90\Samples\SPR\example1\lights.ext * Extract Date and Time: 07/03/2013 - 15:15.include "D:\tanner\TSpice70\models\ml2_125.md".include "D:\tanner\TSpice70\models\ml2_125.md"Vdd Vdd Gnd 5VA A Gnd PULSE (0 5 0 10n 10n 50n 100n)VB B Gnd PULSE (0 5 0 10n 10n 50n 200n)VC C Gnd PULSE (0 5 0 10n 10n 30n 100n)VD D Gnd PULSE (0 5 0 10n 10n 50n 150n).tran/op 10n 800n method=bdf.print tran v(2) v(A) v(B) v(C) v(D)* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = D (50.5,-10.5)* 3 = Gnd (2,-23.5)* 4 = Vdd (5,76.5)* 5 = A (8,-10.5)* 6 = B (21,-10.5)* 9 = C (35.5,-9.5)M1 2 D 8 Vdd PMOS L=3u W=11u* M1 DRAIN GATE SOURCE BULK (49 40.5 52 51.5) M2 Gnd D 2 Gnd NMOS L=3u W=11u* M2 DRAIN GATE SOURCE BULK (49 -1.5 52 9.5) M3 8 C 10 Vdd PMOS L=3u W=11u* M3 DRAIN GATE SOURCE BULK (35 40.5 38 51.5) M4 10 B 7 Vdd PMOS L=3u W=11u* M4 DRAIN GATE SOURCE BULK (21 40.5 24 51.5) M5 7 A Vdd Vdd PMOS L=3u W=11u* M5 DRAIN GATE SOURCE BULK (7 40.5 10 51.5) M6 2 C Gnd Gnd NMOS L=3u W=11u* M6 DRAIN GATE SOURCE BULK (35 -1.5 38 9.5) M7 Gnd B 2 Gnd NMOS L=3u W=11u* M7 DRAIN GATE SOURCE BULK (21 -1.5 24 9.5) M8 2 A Gnd Gnd NMOS L=3u W=11u* M8 DRAIN GATE SOURCE BULK (7 -1.5 10 9.5)。
