计算机组成原理阵列乘法器课程设计报告.

沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：施国君完成日期：2014年01月10日沈阳航空航天大学课程设计报告目录第1章总体设计方案 (2)1.1设计原理 (2)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (5)2.1总体方案的设计与实现 (5)2.1.1创建顶层图形设计文件 (5)2.2功能模块的设计与实现 (6)2.2.1输入加法器模块的设计与实现 (6)2.3阵列乘法器的设计与实现 (8)第3章编程下载与硬件测试 (10)3.1编程下载 (10)3.2硬件测试及结果分析 (10)参考文献 (13)附录 (14)第1章 总体设计方案1.1 设计原理以COP2000实验仪、FPGA 实验板为硬件平台，采用Xilinx Foundation F3.1设计工具和COP2000仿真软件，采用自上而下的设计方法，设计并实现阵列乘法器功能。

阵列乘法器的设计原理如图1.1所示，X1,X2,X3,X4, Y1,Y2,Y3,Y4为阵列乘法器的输入端， S1~S8为阵列乘法器的输出端。

图中的排列形式和笔算乘法的位积排列形式相似。

阵列的每一行由乘数Y 的每一位数位控制，而各行错开形成的每一列由被乘数X 的每一位数位控制。

图中方框内的电路由一个与门和一个全加器组成。

由于采用阵列结构，虽然采用加法器数量较多，但内部结构规则，采用超大规模集成电路很容易实现，可大大提高运算速度。

图1.1 阵列乘法器原理图1.2 设计思路阵列乘法器是设计主要包含如下3个部分：S6S5S4S3S2S1乘 积 P = P 40P1P2P3部分积1、加法器的设计与实现；2、阵列乘法器的设计与实现；3、下载与硬件测试；阵列乘法器的设计与实现采用自上而下的设计方法，在这3个部分中分别设计实现相应功能的器件，在连接具体电路时配合相应脉冲和门电路以达到预期效果。

计算机组成原理课程设计报告班级：计算机/物联网 1504 班：杰铭学号： 20154530 完成时间： 2018.1.1一、课程设计目的1．在实验机上设计实现机器指令及对应的微指令（微程序）并验证，从而进一步掌握微程序设计控制器的基本方法并了解指令系统与硬件结构的对应关系；2．通过控制器的微程序设计，综合理解计算机组成原理课程的核心知识并进一步建立整机系统的概念；3．培养综合实践及独立分析、解决问题的能力。

二、课程设计的任务针对COP2000实验仪，从详细了解该模型机的指令/微指令系统入手，以实现乘法和除法运算功能为应用目标，在COP2000的集成开发环境下，设计全新的指令系统并编写对应的微程序；之后编写实现乘法和除法的程序进行设计的验证。

三、课程设计使用的设备（环境）1．硬件●COP2000实验仪●PC机2．软件●COP2000仿真软件四、课程设计的具体容（步骤）1．详细了解并掌握COP 2000模型机的微程序控制器原理，通过综合实验来实现该模型机指令系统的特点：该模型机指令系统的操作码由8位机器码组成，前6位机器码用于区分操作类型，后2位机器码是在操作中涉及通用寄存器时提供通用寄存器的寻址。

进位跳转指令JC要求倒数第3、4位为00零跳转指令JZ要求倒数第3、4位为01无条件跳转指令JMP要求倒数第3、4位为11该模型机微指令系统的特点（包括其微指令格式的说明等）：该模型机的微指令寄存器地址为00H-0FFH,共256*30位，每条微指令的控制字段部分有30位，控制方式采用的是直接控制而非编码控制，即一位对应一个逻辑开关的状态。

可惜的是，此微指令无跳转方式和下指字段，因而仅通过微指令无法在微指令寄存器中跳转，即在一条机器指令所对应的微程序中，只有顺序执行操作。

原系统中每条机器指令最多四个周期（当然不是必须的，可以通过机器指令的机器码的设置使一个机器指令包含更多微指令），即此模型机中每个微程序最多四条微指令，多余的空位则浮空处理。

理工大学指挥军官基础教育学院学号实验项目列表实验名称阵列乘法器设计实验实验原理硬件乘法器常规的设计是采用“串行移位”和“并行加法”相结合的方法，这种方法并不需要很多的器件，然而“加法-移位”的方法毕竟太慢。

随着大规模集成电路的发展，采用高速的单元阵列乘法器，无论从计算机的计算速度，还是从提高计算效率，都是十分必要的。

阵列乘法器分带符号和不带符号的阵列乘法器，本节只讨论不带符号阵列乘法。

高速组合阵列乘法器，采用标准加法单元构成乘法器，即利用多个一位全加器（FA）实现乘法运算。

对于一个4位二进制数相乘，有如下算式：这个4 × 4 阵列乘法器的原理如图1-3-1所示。

图1-3-1 4×4 阵列乘法器原理图FA（全加器）的斜线方向为进位输出，竖线方向为和输出。

图中阵列的最后一行构成了一个串行进位加法器。

由于FA一级是无需考虑进位的，它的进位被暂时保留下来不往前传递，因此同一极中任意一位FA加法器的进位输出与和输出几乎是同时形成的，与“串行移位”相比可大大减少同级间的进位传递延迟，所以送往最后一行串行加法器的输入延迟仅与FA的级数（行数）有关，即与乘数位数有关。

本实验用CPLD来设计一个4×4位加法器，且全部采用原理图方式实现。

实验步骤(1)根据上述阵列乘法器的原理，使用Quartus II软件编辑相应的电路原理图并进行编译，其在EPM1270芯片中对应的引脚如图1-3-2所示，框外文字表示I/O号，框内文字表示该引脚的含义（本实验例程见…安装路径\Design\Multiply\Multiply.qpf‟工程）。

(2) 关闭实验系统电源，按图1-3-3连接实验电路，图中将用户需要连接的信号用圆圈标明。

(3) 打开实验系统电源，将生成的POF文件下载到EPM1270中去，CPLD单元介绍见实验1.2。

(4) 以CON单元中的SD13…SD10四个二进制开关为乘数A，SD13…SD10四个二进制开关为被乘数B，而相乘的结果在CPLD单元的L7…L0八个LED灯显示。

乘位阵列乘法器设计集团文件版本号：（M928-T898-M248-WU2669-I2896-DQ586-M1988）课程设计报告课程设计题目： 4乘4位阵列乘法器设计学生姓名：杨博闻学号专业：计算机科学与技术班级： 1120701指导教师：汪宇玲2014年 1月 4日一、设计目的1．掌握乘法器的原理及其设计方法。

2 ．熟练应用CPLD 设计及 EDA 操作软件。

二、设计设备1．TDN-CM+或 TDN-CM++教学实验系统一套。

2 ·PC 微机一台。

3·ispDesignEXPERT 软件模型机数据通路结构框图三、设计原理本实验用 CPLD 来设计一个 4 ×4 位乘法器，相对于画电路图输入，用 ABEL 语言描述是比较方便的。

其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）：a3 a2 a1 a0× b3 b2 b1 b0----------------------------------------------------------------------------------------------------------a3b0(10) a2b0(6)a1b0(3) a0b0(1)a3b1(13) a2b1(9) a1b1(5)a0b1(2)a3b2(15) a2b2(12) a1b2(8) a0b2(4) ＋ a3b3(16) a2b3(14) a1b3(11) a0b3(7)-----------------------------------------------------------------------------------------------------------p7 p6 p5 p4 p3 p2 p1 p0四、设计步骤1．安装EDA 软件打开计算机电源，进入 Windows 系统，安装上述 ispDesignEXPERT软件。

实验三乘、除法运算器实验报告姓名：阿迪兰13053004马光明13052046 班级：计算机2班实验三乘、除法运算器实验报告一、实验目的1、掌握移位加算法设计乘法运算单元的基本思想2、掌握阵列算法乘法运算单元的设计方法3、掌握基于状态机的乘法运算单元的设计方法4、掌握基于宏模块的乘除法运算器的设计方法二、实验任务1、完成一个基于阵列的4位无符号乘法运算器的设计；实现代码为：module c01(x, y, out);input [7:0]x, y;output [15:0]out;genvar i, j, k, l;wire [8:0]tmp_sun[7:0], tmp_out[7:0];wire [8:0]tmp_x;assign tmp_x = {1'b0,x};assign out[0] = tmp_x[0] & y[0];generateassign tmp_out[0][0] = 1'b0;for(i=0;i<8;i=i+1)begin:add_bttop_m tm (tmp_x[i+1], y[0], tmp_x[i], y[1], tmp_out[0][i],tmp_sun[0][i], tmp_out[0][i+1]);endassign out[1] = tmp_sun[0][0];assign tmp_sun[0][8] = tmp_out[0][8];for(j=2;j<8;j=j+1)begin:ftffor(k=0;k<8;k=k+1)begin:add_bbbtm_m bm (tmp_sun[j-2][k+1], tmp_x[k], y[j], tmp_out[j-1][k], tmp_sun[j-1][k], tmp_out[j-1][k+1]);endassign out[j] = tmp_sun[j-1][0]assign tmp_sun[j-1][8] = tmp_out[j-1][8];Endfor(l=8;l<16;l=l+1)begin:add_oassign out[l] = tmp_sun[6][8];endendgenerateendmodulemodule top_m(m0, q0, m1, q1, cin, sun, cout);input m0, m1, q0, q1;input cin;output sun, cout;wire x, y;assign x = m0 & q0;assign y = m1 & q1;full_add fa (x, y, cin, sun, cout);endmodulemodule btm_m(sunin, m, q, cin, sun, cout); input sunin, m, q, cin;output sun, cout;wire y;assign y = m & q;full_add fa (sunin, y, cin, sun, cout); endmodulemodule full_add(x, y, cin, sun, cout);input x, y, cin;output reg sun, cout;always@(x, y, cin)beginsun <= x^y^cin;cout <= x&y | x&cin | y&cin;endendmodule2、完成一个基于移位加原理，用状态机实现的4位无符号乘法运算器的设计；实现代码为：module c02input[1:0] x;input[1:0] y;output[3:0] p;wire [3:0] temp;assign temp = {x , y};always @(temp)case temp4'b 0101:p =4'b 0001;4'b 0110: p = 4'b 0010;4'b 0111: p = 4'b 0011;4'b 1001: p = 4'b 0010;4'b 1010: p = 4'b 0100;4'b 1011: p = 4'b 0110;4'b 1101:p = 4'b 0011;4'b 1110: p = 4'b 0110;4'b 1111: p = 4'b 1001;default: p = 4'b 0000;endcase;endmodule;。

课程设计教学院计算机学院课程名称计算机组成原理题目阵列乘法器专业计算机科学与技术班级2011级计科(X)班姓名XXX同组人员XXX XXX XXX指导教师XXX2013 年 1 月22 日1 课程设计概述1.1 课设目的计算机组成原理是计算机专业的核心专业基础课。

课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。

同时也巩固了我们对课本知识的掌握，加深了对知识的理解。

在设计中我们发现问题，分析问题，到最终的解决问题。

凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。

1.2 设计任务计算机系统设计的总体目标是设计模型机系统的总体结构、指令系统和时序信号。

所设计的主机系统能支持自动和单步运行方式。

具体设计任务如下：（1）.设计一位全加器（2）.设计4位求补电路（3）.设计8位求补电路（4）.设计4*4位无符号阵列乘法器1.3 设计要求根据理论课程所学的至少设计出简单计算机系统的总体方案，结合各单元实验积累和课堂上所学知识，选择适当芯片，设计简单的计算机系统。

（1）制定设计方案：我们小组做的是阵列乘法器，阵列乘法器主要由求补器和阵列全加器组成。

因此我们四人分两小组，一组做四位及八位求补器的内容，一组做阵列全加器的内容，最后综合就可以完成阵列全加器的任务。

（2）客观要求要掌握电子逻辑学的基本内容能在设计时运用到本课程中，其次是要思维灵活遇到问题能找到合理的解决方案。

小组成员要积极配合共同达到目的。

2 实验原理与环境2.1 1.实验原理计算机组成原理，数字逻辑，FPGA(Field Programmable Gate Array)是现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

五位阵列乘法器logisim实验报告引言：在数字电路设计中，乘法器是一种非常重要的电路。

为了实现高效的乘法运算，我们常常需要使用乘法器进行乘法操作。

本实验旨在使用五位阵列乘法器logisim进行乘法器的设计与实现。

设计与实现：本次实验中，我们使用logisim软件进行五位阵列乘法器的设计与实现。

首先，我们需要搭建一个五位的输入端，来输入待相乘的两个数。

然后，我们需要将输入的两个数分别与五个乘法器相连，以实现乘法运算。

每个乘法器都会将两个输入相乘得到一个结果，并输出给下一级电路。

在乘法器的设计中，我们使用了多个与门和全加器。

与门用于判断两个输入是否都为1，从而判断是否需要进行相乘操作。

全加器用于将两个输入相乘的结果相加，并输出给下一级电路。

通过多级的与门和全加器的连接，我们可以实现五位数的相乘运算。

结果与分析：经过实验，我们成功实现了五位阵列乘法器的设计与实现。

通过输入不同的五位数，我们可以得到相应的乘法结果。

在logisim软件中，我们可以直观地观察到乘法器的运行过程，以及每一级电路的工作情况。

本实验的设计与实现对于理解乘法器的工作原理具有重要的意义。

通过logisim软件的模拟，我们可以更好地理解数字电路的运行过程，并加深对乘法器的认识。

结论：通过本次实验，我们成功地设计与实现了五位阵列乘法器。

通过logisim软件的模拟，我们可以直观地观察乘法器的工作过程，并得到相应的乘法结果。

这对于理解乘法器的工作原理以及数字电路的设计与实现具有重要的意义。

通过本次实验，我们不仅加深了对乘法器的认识，同时也提高了对logisim软件的使用能力。

在未来的学习和工作中，我们可以更加熟练地使用logisim软件进行数字电路的设计与模拟。

参考文献：[1] logisim软件官方网站[2] 数字电路设计与实验教程，XX出版社，20XX年。

组成原理课设阵列乘法器在现代科技的发展中，计算机和电子设备的性能提升日新月异。

而在这些设备中，乘法器是一个至关重要的组成部份。

乘法器的性能直接影响到整个系统的运算速度和效率。

因此，设计一个高效且可靠的乘法器是组成原理课程中的一项重要任务。

一、乘法器的基本概念乘法器是一种用于实现两个数相乘的电子电路。

在计算机中，乘法器的作用是进行大量的乘法运算，从而实现复杂的计算任务。

乘法器通常由多个逻辑门和触发器组成，其内部结构可以分为串行乘法器和并行乘法器两种类型。

二、串行乘法器的原理串行乘法器是一种逐位相乘的乘法器，它将两个数的每一位进行相乘，并将结果相加得到最终的乘积。

串行乘法器的原理可以通过以下步骤来说明：1. 将两个数的每一位进行相乘，得到部份积。

2. 将部份积与进位相加，得到新的部份积。

3. 重复以上步骤，直到所有位数都相乘完毕。

4. 将所有的部份积相加，得到最终的乘积。

串行乘法器的优点是结构简单，适合于小规模的乘法运算。

但是由于乘法运算是逐位进行的，所以串行乘法器的运算速度较慢。

三、并行乘法器的原理并行乘法器是一种同时进行多位乘法运算的乘法器，它可以大大提高乘法运算的速度。

并行乘法器的原理可以通过以下步骤来说明：1. 将两个数的每一位进行相乘，得到部份积。

2. 将所有的部份积同时进行相加，得到最终的乘积。

并行乘法器的优点是运算速度快，适合于大规模的乘法运算。

但是由于并行乘法器的结构复杂，所以其设计和实现难度较大。

四、阵列乘法器的原理阵列乘法器是一种基于并行乘法器的乘法器，它通过将乘法运算分解成多个子运算，并将这些子运算并行进行，从而提高乘法运算的速度。

阵列乘法器的原理可以通过以下步骤来说明：1. 将两个数的每一位进行相乘，得到部份积。

2. 将所有的部份积按照位数进行罗列，形成一个二维矩阵。

3. 将矩阵中的每一行进行相加，得到每一位的乘积。

4. 将所有的乘积相加，得到最终的乘积。

阵列乘法器的优点是结构简单、运算速度快，适合于大规模的乘法运算。

课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点补码阵列乘法器的设计院（系）：专业：班级：学号：姓名：指导教师：完成日期：目录总体设计方案 (2)1.1 设计原理 (2)1.2 设计环境 (2)详细设计方案 (2)2.1 实验仪器及元件： (2)2.2 实验内容： (3)2.3 实验过程及结果记录： (3)2.4 实验结果分析： (4)总结 (5)3.1 思考： (5)3.2 收获总结： (5)总体设计方案1.1 设计原理乘法原理：两位乘法器的逻辑表达式：1.2 设计环境EDA环境：MAX+PLUSⅡ软件详细设计方案2.1 实验仪器及元件：4个INPUT 为A B C D；6个AND2；一个非门；一个XOR;4个OUTPUT2.2 实验内容：1.通过真值表设计一个两位乘法器；2.构造运行两位乘法器的仿真波形。

2.3 实验过程及结果记录：1、为设计乘法器新建一个文件夹作工作库，文件夹名不可用中文和空格；2、在MAX+PLUS II新建一个设计文件，选择打开原理图编辑器，然后双击空白处“Enter Symbol”输入各个实验所需元件，将所需元件连接起来形成两位乘法器原理图；3、将设计项目设置成工程文件(PROJECT)；4、对工程文件进行编译、综合和适配等操作，编译后可能会有错误或警告的提醒，没有就证明原理图正确可用。

选择波形编辑器文件进行时序仿真，将相应的信号节点输入进去，并选择END TIME调试5、整仿真时间区域，两位乘法器选择800us比较合适，根据实验指导书的波形图我们调整出四个输入信号的电平，运行仿真器可得对应的四个输出引脚的波形；下面是本次实验我得出的两位乘法器仿真波形：为了精确测量乘法器输入与输出波形间的延时量，可打开时序分析器。

2.4 实验结果分析：根据两位乘法器的原理来看运行出来的乘法器波形图可以看到，当原理图准确无误的时候，输入信号A、B、C、D调整到所需的高、低电平，运行时序仿真后出来的Q1、Q2、Q3、Q4与原理是相一致的，即Q0=BD、Q1=(AD)异或(BC)、Q2=(AC)与(BD与非)、Q3=ABCD，ABCD 间的运算则与数字乘法运算一致，遇0为0，,1*1为1。

阵列乘法器课课程设计一、教学目标本节课的学习目标包括以下三个方面：1.知识目标：学生需要掌握阵列乘法器的基本原理和操作方法，了解其在工作中的应用和优势。

2.技能目标：学生能够熟练使用阵列乘法器进行计算，提高计算效率，培养学生解决实际问题的能力。

3.情感态度价值观目标：通过学习阵列乘法器，学生能够培养对科学知识的热爱和探索精神，增强对数学学科的信心和兴趣。

二、教学内容本节课的教学内容主要包括以下几个部分：1.阵列乘法器的基本原理：介绍阵列乘法器的概念、工作原理和数学基础。

2.阵列乘法器的操作方法：讲解如何使用阵列乘法器进行计算，包括基本操作和高级应用。

3.阵列乘法器在工作中的应用：通过实际案例，展示阵列乘法器在各个领域中的应用和优势。

4.练习和拓展：布置相应的练习题，让学生巩固所学知识，并进行拓展训练。

三、教学方法为了提高教学效果，本节课将采用以下几种教学方法：1.讲授法：教师通过讲解，引导学生了解阵列乘法器的基本原理和操作方法。

2.案例分析法：教师通过分析实际案例，让学生了解阵列乘法器在工作中的应用和优势。

3.实验法：学生动手操作阵列乘法器，加深对知识的理解和记忆。

4.讨论法：学生分组讨论，分享学习心得和经验，互相促进。

四、教学资源为了支持教学内容和教学方法的实施，本节课将准备以下教学资源：1.教材：为学生提供权威、系统的学习资料。

2.多媒体资料：通过图片、视频等形式，丰富教学手段，提高学生的学习兴趣。

3.实验设备：为学生提供实地操作的机会，增强实践能力。

4.网络资源：引导学生利用网络资源进行拓展学习，拓宽知识面。

五、教学评估为了全面、客观地评估学生的学习成果，本节课将采用以下几种评估方式：1.平时表现：通过观察学生在课堂上的参与程度、提问回答等情况，评估学生的学习态度和理解程度。

2.作业：布置适量的作业，要求学生在规定时间内完成，通过作业的完成质量评估学生的掌握程度。

3.考试：安排一次课堂小测或期中期末考试，测试学生对知识的掌握和应用能力。

课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点补码阵列乘法器的设计院（系）：专业：班级：学号：姓名：指导教师：完成日期：目录总体设计方案 (2)设计原理 (2)设计环境 (2)详细设计方案 (2)实验仪器及元件： (2)实验内容： (3)实验过程及结果记录： (3)实验结果分析： (4)总结 (5)思考： (5)收获总结： (5)总体设计方案设计原理乘法原理：两位乘法器的逻辑表达式：设计环境EDA环境：MAX+PLUSⅡ软件详细设计方案实验仪器及元件：4个INPUT 为A B C D；6个AND2；一个非门；一个XOR;4个OUTPUT实验内容：1.通过真值表设计一个两位乘法器；2.构造运行两位乘法器的仿真波形。

实验过程及结果记录：1、为设计乘法器新建一个文件夹作工作库，文件夹名不可用中文和空格；2、在MAX+PLUS II新建一个设计文件，选择打开原理图编辑器，然后双击空白处“Enter Symbol”输入各个实验所需元件，将所需元件连接起来形成两位乘法器原理图；3、将设计项目设置成工程文件(PROJECT)；4、对工程文件进行编译、综合和适配等操作，编译后可能会有错误或警告的提醒，没有就证明原理图正确可用。

选择波形编辑器文件进行时序仿真，将相应的信号节点输入进去，并选择END TIME调试5、整仿真时间区域，两位乘法器选择800us比较合适，根据实验指导书的波形图我们调整出四个输入信号的电平，运行仿真器可得对应的四个输出引脚的波形；下面是本次实验我得出的两位乘法器仿真波形：为了精确测量乘法器输入与输出波形间的延时量，可打开时序分析器。

实验结果分析：根据两位乘法器的原理来看运行出来的乘法器波形图可以看到，当原理图准确无误的时候，输入信号A、B、C、D调整到所需的高、低电平，运行时序仿真后出来的Q1、Q2、Q3、Q4与原理是相一致的，即Q0=BD、Q1=(AD)异或(BC)、Q2=(AC)与(BD与非)、Q3=ABCD，ABCD间的运算则与数字乘法运算一致，遇0为0，,1*1为1。

有符号乘法器设计报告——VLSI课程设计2010年12月复旦大学专用集成电路与国家重点实验室第一章 设计要求完成16*16有符号乘法器的设计。

具体设计方案选择要求如下：1、 编码方式：non-booth 编码，Booth 编码，Booth2编码（任选一种）2、 拓扑结构：简单阵列，双阵列，二进制树，Wallace 树（任选一种）3、 加法器：Ripple Carry Adder ，Carry bypass ，Carry select ，Carrylook ahead （任选一种或采用混合方法）设计报告必须包含设计方案说明及选择该方案的理由、仿真和设计结构等。

第二章 设计分析在微控制器（MCU ）、微处理器（MPU ）、数字信号处理器（DSP ）、滤波器（FIR/IIR ）等各种电路中都会用到乘法器，乘法器是最基本、最重要的运算模块之一。

并且乘法器往往还是处在关键路径上，所以乘法器的性能就显得更加重要。

伴随着现在工艺水平的提高，模块的面积也随着减小，在一定程度下以面积为代价来追求性能的提升，这也是允许的。

本设计是以追求性能为设计目标的，采用全并行的乘法器电路，设计指标设为传播延时为5ns 。

第三章 乘法器原理分析乘法器通常有三种结构形式，全串行乘法器、串并行乘法器以及全并行乘法器。

全串行乘法器都可以是串行的，需要多个时钟周期，速度很慢；串并行乘法器的一个输入是并行的，另一输入是串行的，乘积串行输出；全并行乘法器，输入和输出都是并行的，电路较为复杂，但是速度极快。

本设计追求的就是速度，所以采用全并行乘法器机构。

16位有符号乘法器可以分为三个部分：根据输入的被乘数和乘数产生部分积、部分积压缩产生和和进位、将产生的和和进位相加。

这三个部分分别对应着编码方式、拓扑结构以及加法器。

3.1 编码方式本设计采用booth2编码。

Booth 算法的提出主要是为了解决有符号数乘法运算中的复杂的符号修正的问题，所以采用booth2编码对于补码表示的两数就不需要考虑符号的问题。

沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2014年1月10日目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (3)2.1总体方案的设计与实现 (4)2.1.1总体方案的逻辑图 (4)2.1.2器件的选择与引脚锁定 (4)2.1.3编译、综合、适配 (5)2.2功能模块的设计与实现 (5)2.2.1一位全加器的设计与实现 (6)2.2.2 4位输入端加法器的设计与实现 (7)2.2.3 阵列乘法器的设计与实现 (10)第3章硬件测试 (13)3.1编程下载 (13)3.2 硬件测试及结果分析 (13)参考文献 (15)附录（电路原理图） (16)第1章总体设计方案1.1 设计原理阵列乘法器采用类似人工计算的方法进行乘法运算。

人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。

如图1.1所示，用乘数的每一位直接去乘被乘数得到部分积并按位列为一行，每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值。

将各次部分积求和，即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。

为了进一步提高乘法的运算速度，可采用大规模的阵列乘法器来实现，阵列乘法器的乘数与被乘数都是二进制数。

可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。

这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果，假设被乘数与乘数的位数均为4位二进制数，即m=n=4,A×B可用如下竖式算出，如图1.1所示。

X 4 X3X2X1=A× Y4 Y3Y2Y1=BX4Y1X3Y1X2Y1X1Y1X4Y2X3Y2X2Y2X1Y2X4Y3X3Y3X2Y3X1Y3(进位) X4Y4 X3Y4 X2Y4 X1Y4Z8 Z7Z6Z5Z4Z3Z2Z1图1.1 A×B计算竖式X4 ,X3,X2,X1,Y4,Y3,Y2,Y1为阵列乘法器的输入端，Z1-Z8为阵列乘法器的输出端，该逻辑框图所要完成的功能是实现两个四位二进制既A(X)*B(Y)的乘法运算，其计算结果为C(Z) (其中A(X)=X4X3X2X1，B(Y)=Y4Y3Y2Y1，C(Z)=Z8Z7Z6Z5Z4Z3Z2Z1而且输入和输出结果均用二进制表示 )。

沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：间接补码阵列乘法器的设计院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2015年1月16日沈阳航空工业学院课程设计报告目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (5)2.1顶层方案图的设计与实现 (5)2.1.1创建顶层图形设计文件 (5)2.1.2器件的选择与引脚锁定 (5)2.1.3编译、综合、适配 (6)2.2功能模块的设计与实现 (6)2.2.1 细胞模块的设计与实现 (6)2.2.2 全加器模块的设计与实现 (7)2.3仿真调试 (10)第3章编程下载与硬件测试 (12)3.1编程下载 (12)3.2硬件测试及结果分析 (12)参考文献 (14)附录（电路原理图） (15)第1章总体设计方案1.1 设计原理由于计算机采用补码做加减运算，所以设计阵列补码乘法器能避免码制转换，提高机器效率。

可以利用原码阵列乘法器来设计补码阵列乘法器，这时需要在计算前先进行原码--补码的转换。

乘法器的常规设计是适用“串行移位”和“并行加法”相结合的方法，这种方法并不需要很多器件。

然而串行方法毕竟太慢，不能满足科学技术对高速乘法所提出的要求。

自从大规模集成电路问世以来，高速的单元阵列乘法器应运而生，出现了各种形式的流水线阵列乘法器，它们属于并行乘法器。

阵列乘法器采用类似于人工计算的方法进行乘法运算。

人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。

如图1.1所示，用乘数的每一位直接去乘被乘数得到部分积并按位列为一行，每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值。

将各次部分积求和，即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。

011010* 001001____________011010000000000000011010000000000000_______________00011101010图1.1 人工计算乘法示例阵列乘法器采用类似人工的计算方法来完成乘法计算。

组成原理课设阵列乘法器一、引言阵列乘法器是一种常用的数字电路，用于实现乘法运算。

在计算机和其他数字系统中，乘法运算是一项基本操作，因此阵列乘法器具有广泛的应用。

本文将详细介绍阵列乘法器的组成原理、工作原理和设计要点。

二、组成原理阵列乘法器由多个乘法单元组成，每个乘法单元负责一位乘法运算。

常见的阵列乘法器有二进制乘法器和十进制乘法器两种。

1. 二进制乘法器二进制乘法器采用二进制数的乘法算法，将乘法运算分解为多个位的乘法运算。

每个乘法单元由两个输入端和一个输出端组成。

输入端分别连接两个乘数的对应位，输出端连接乘积的对应位。

乘法单元内部采用逻辑门电路实现乘法运算。

2. 十进制乘法器十进制乘法器采用十进制数的乘法算法，将乘法运算分解为多个位的乘法运算。

每个乘法单元由四个输入端和两个输出端组成。

输入端分别连接两个乘数的对应位，输出端连接乘积的对应位。

乘法单元内部采用BCD码（二进制编码的十进制数）和逻辑门电路实现乘法运算。

三、工作原理阵列乘法器的工作原理与乘法运算的原理相同。

以二进制乘法器为例，假设有两个乘数A和B，每个乘数的位数为n。

阵列乘法器将乘法运算分解为n个位的乘法运算，每个位的乘法运算由一个乘法单元完成。

1. 二进制乘法器(1) 初始化：将所有乘法单元的输出置为0。

(2) 逐位运算：从最低位到最高位，依次对A和B的对应位进行乘法运算，并将结果累加到乘法单元的输出上。

(3) 输出结果：将所有乘法单元的输出按位连接起来，得到最终的乘积。

2. 十进制乘法器(1) 初始化：将所有乘法单元的输出置为0。

(2) 逐位运算：从最低位到最高位，依次对A和B的对应位进行乘法运算，并将结果累加到乘法单元的输出上。

同时，将进位信号传递给下一位的乘法单元。

(3) 输出结果：将所有乘法单元的输出按位连接起来，得到最终的乘积。

四、设计要点设计阵列乘法器时需要考虑以下几个要点：1. 乘法单元的选择：根据乘法运算的需求，选择合适的乘法单元。

阵列乘法器设计实验报告
首先，我们对4位数字乘法运算进行了分析。

两个4位数相乘的结果为一个8位数，即最多需要8位的加法器来实现。

因此，我们将阵列乘法器划分为3个模块：乘法单元、加法器单元以及结果输出单元。

乘法单元是阵列乘法器中最核心的部分。

我们采用了一种基于乘法器意义的设计方法，将乘法运算分解为一系列的AND门和全加器。

具体地，我们将两个4位数的每一位相乘得到16个乘积，然后利用8个全加器将这16个乘积进行累加得到结果。

通过使用层层递进的方式，我们可以保证乘法运算的正确性。

加法器单元负责将乘法单元的结果进行累加。

在本实验中，我们使用了一个8位全加器来实现8位数的加法运算。

通过将乘法单元的结果与加法器单元的进位相连，可以保证每一位的进位都被正确地累加到下一位。

结果输出单元将加法器单元的结果进行输出。

由于乘法结果的有效位数是8位，因此我们只需要将加法器单元的前8位进行输出即可。

通过使用Verilog HDL对阵列乘法器进行了仿真和验证。

我们设计了一个测试平台，使用不同的输入进行了对阵列乘法器进行了测试。

实验结果表明，设计的阵列乘法器具有良好的性能和准确的计算结果。

总结来说，本实验设计了一种4位乘法器的阵列乘法器电路，并通过Verilog HDL进行了仿真和验证。

通过设计和测试，我们验证了该电路的正确性和高效性。

阵列乘法器是一种重要的数字逻辑电路，对于实现高速的数字乘法运算具有很高的实用价值。

4位阵列乘法器[整理版]目录一、设计题目 ......................................................2 二、设计目的 (2)三、设计过程 (2)3.1设计原理 .......................................................23.2器件选择 .......................................................33.3逻辑原理 .......................................................33.4阵列乘法器的逻辑原理 (4)3.5 时序图..........................................................4 四、设计心得 (5)五、参考文献 (6)4位阵列乘法器一、设计题目 4位阵列乘法器二、设计目的计算机组成原理是计算机专业的核心专业基础课。

课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。

同时也巩固了我们对课本知识的掌握，加深了对知识的理解。

在设计中我们发现问题，分析问题，到最终的解决问题。

凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。

三、设计过程3.1设计原理阵列乘法器是类似于人工计算(如图1.1所示)的方法，乘数与被乘数都是二进制数。

所以可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。

这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果。

一个阵列乘法器要完成X(Y乘法运算(X=X4X3X2X1,Y=Y4Y3Y2Y1)。

沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点补码阵列乘法器的设计院（系）：计算机学院专业：班级：学号：姓名：指导教师：完成日期：沈阳航空航天大学课程设计报告目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计环境 (3)第2章详细设计方案 (4)2.1顶层方案图的设计与实现 (4)2.1.1创建顶层图形设计文件 (4)2.1.2器件的选择与引脚锁定 (5)2.2功能模块的设计与实现 (6)2.2.1补码阵列乘法模块的设计与实现 (6)2.2.2细胞模块的设计与实现 (6)2.3仿真调试 (9)第3章编程下载与硬件测试 (11)3.1编程下载 (11)3.2硬件测试及结果分析 (11)参考文献 (13)附录（阵列乘法器模块电路原理图） (14)第1章总体设计方案1.1 设计原理补码阵列乘法器可以直接求出两个补码的相乘积，由于符号位也参加运算，运算速度比起原码阵列乘法器快得多。

六位阵列乘法器的原理框图如图 1.1所示，A=A5A4A3A2A1A0 B=B5B4B3B2B1B0且A为被乘数的输入端，B为乘数的输入端，P=(P11)P10P9P8P7P6P5P4P3P2P1P0为乘积的输出端，P10为符号位。

六位阵列乘法器的整体设计包含25个加法器模块。

与原码阵列乘法器不同的是，直接补码阵列乘法器除了采用0类全加器之外，还采用了1类和2类全加器，以对应于输入补码符号位的负的位权值。

表1.1 四类全加器功能表顶层的六位阵列乘法器采用原理图设计输入方式，在以25个加法器为基础而构成的六位阵列乘法器，其主要以六个被乘数输入端、六个乘数输入端以及十一个乘积输出端为主。

设被乘数和乘数(均为补码)分别为A＝(a5) a4 a3a2a1a0，B＝(b5)b4b3b2b1b0，其中a4和b4是符号位，用括号括起来是表示这一位具有负的位权值。

根据补码和真值的转换可以知道，补码A的真值a＝a5×(－25)＋a4×24＋a3×23＋a2×22＋a1×21＋a0×20；补码B的真值b＝b5×(－25) + b4×24＋b3×23＋b2×22＋b1×21＋b0×20；即在将补码直接转换成真值时，符号位取负权值，其余位取正权值。