基于VHDL的PWM信号发生器的设计论文

毕业论文基于 VHDL 的函数信号发生器的仿真设计毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。

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作者签名：日期：年月日导师签名：日期：年月日注意事项1.设计（论文）的内容包括：1）封面（按教务处制定的标准封面格式制作）2）原创性声明3）中文摘要（300字左右）、关键词4）外文摘要、关键词5）目次页（附件不统一编入）6）论文主体部分：引言（或绪论）、正文、结论7）参考文献8）致谢9）附录（对论文支持必要时）2.论文字数要求：理工类设计（论文）正文字数不少于1万字（不包括图纸、程序清单等），文科类论文正文字数不少于1.2万字。

基于VHDL的正负脉宽数控调制信号发生器的设计1. 引言正负脉宽数控调制信号发生器是一种常用的电子设备，用于产生特定频率和幅度的调制信号。

在很多应用中，如通信系统、音频处理等领域都需要使用到这种信号发生器。

本文将介绍基于VHDL语言实现正负脉宽数控调制信号发生器的设计。

2. 设计目标设计一个能够产生正负脉宽数控调制信号的电路，具体要求如下： - 支持设置输出频率范围； - 支持设置输出幅度范围； - 支持设置占空比范围； - 输出波形应为可调节幅度和频率的方波。

3. 设计思路基于VHDL语言实现正负脉宽数控调制信号发生器需要以下步骤： 1. 定义输入和输出接口； 2. 设计主模块，包括时钟分频模块、方波生成模块、幅度和频率控制模块； 3. 实现各个模块，并进行仿真验证； 4. 进行综合和布局布线操作； 5. 下载到目标设备进行测试。

4. 设计细节4.1 输入和输出接口正负脉宽数控调制信号发生器的输入和输出接口如下： - 输入接口： - 频率设置：用于设置输出频率范围； - 幅度设置：用于设置输出幅度范围； - 占空比设置：用于设置占空比范围。

- 输出接口： - 正负脉冲信号：产生正负脉宽数控调制信号。

4.2 主模块设计主模块是整个电路的核心，包括时钟分频模块、方波生成模块和幅度和频率控制模块。

4.2.1 时钟分频模块时钟分频模块用于产生时钟信号，通过对输入的时钟信号进行分频来实现不同的输出频率。

可以使用计数器来实现分频功能，具体步骤如下： 1. 接收输入的时钟信号； 2. 设置计数器初始值为0； 3. 每次接收到时钟信号后，计数器值加1； 4. 当计数器值达到设定值时，产生一个输出脉冲，并将计数器重置为0。

4.2.2 方波生成模块方波生成模块根据输入的时钟信号和占空比设置产生正负脉宽数控调制信号。

具体步骤如下： 1. 接收时钟信号和占空比设置； 2. 根据占空比设置，将时钟信号分为高电平和低电平两个阶段； 3. 在高电平阶段输出高电平信号，在低电平阶段输出低电平信号。

摘要：本文利用VHDL硬件描述语言设计了一种SVPWM信号发生器,该信号发生器不仅成功实现了输入时间信号到SVPWM触发信号的转换,而且具有良好的抗干扰能力。

此外,其并行处理结构可以保证三相桥臂开关同时动作,有效地提升了控制系统的整体性能。

关键词：FPGA;空间矢量脉宽调制;FSM;SVPWM信号发生器;IP核引言近年来,DSP在SVPWM(空间矢量脉宽调制)控制领域得到了广泛应用。

但是使用DSP单核心的控制方法仍然存在一些缺陷：基于软件的DSP 在实现SVPWM触发信号时需要较长的时钟周期;微处理器中不确定的中断响应会导致PWM脉冲的相位抖动。

针对以上问题,本文提出了一种利用FPGA实现的SVPWM信号发生器,系统结构如图1所示。

作为DSP的外围接口电路,该信号发生器能够屏蔽DSP内部错误中断对输入时间信号的影响,保证输出完整的SVPWM触发信号波形,其三相并行处理结构还能够有效提升系统的动态响应速度。

图1 系统结构图图2 SVPWM信号发生器顶层文件原理图图3 FSM工作流程图图4 SVPWM信号发生器仿真结果SVPWM简介SVPWM的主要思想在于利用逆变器空间电压矢量的切换合成参考电压矢量。

具体方法如下：在桥式电路中,同一桥臂上两个开关的工作状态在任意时刻都是互补的,所以可以用二值逻辑函数表示6个开关的工作状态：k=(A,B,C) (1)由式1可见,3组开关的工作状态共有23=8种,不同的开关工作状态对应着不同的三相输出电压。

这8种工作状态分别对应着8条基本空间电压矢量,任意区域内的空间电压参考矢量都可以由2条非零矢量以及2条零矢量合成。

在进行电压矢量合成时,规定每一次开关动作只能有一相桥臂的工作状态发生转换,目的是为了降低电路中的谐波含量,确定基本电压矢量的切换顺序。

SVPWM信号发生器的设计基本原理图1中DSP采集逆变器交流侧输出电压值,并通过计算得到桥式电路开关的状态保持时间。

SVPWM信号发生器将DSP的输入时间信号转换为开关触发信号,在结构上可以分为数据锁存器和有限状态机两个模块,其顶层文件原理图如图2所示。

文献综述毕业设计题目： PWM信号发生器设计PWM信号发生器文献综述(电子信息工程10(1)班E10610119)1前言PWM(Pulse Width Modulation)又称脉冲宽度调制，属于脉冲调制的一种，即脉冲幅度调制（PAM）、脉冲相位调制（PPM）、脉冲宽度调制（PWM）和脉冲编码调制（PCM）。

它们本来是应用于电子信息系统和通信领域的一种信号变换技术，但从六十年代中期以来后，随着电力电子技术被引入到电力变换领域，PWM技术广泛运用于各种工业电力传动领域乃至家电产品中[1]。

信号发生器又称波形发生器，是一种常用的信号源，被广泛地应用于无线电通信、自动测量和自动控制等系统中。

传统的信号发生器绝大部分是由模拟电路构成，借助电阻电容，电感电容、谐振腔、同轴线作为振荡回路产生正弦或其它函数波形。

频率的变动由机械驱动可变元件完成，当这种模拟信号发生器用于低频信号输出往往需要的RC值很大，这样不但参数准确度难以保证，而且体积和功耗都很大，而由数字电路构成的低频信号发生器，虽然其低频性能好但体积较大，价格较贵。

在今天，随着大规模集成电路和信号发生器技术的发展，许多新型信号发生器应运而生。

用信号发生器并配置适当接口芯片产生程控正弦信号，则可替代传统的正弦信号发生器，从而有利于测试系统的集成化、程控化和智能仪表的多功能化。

而信号发生器的最大特点是面向控制，由于它集成度高、运算速度快、体积小、运行可靠、价格低，因此在数据采集、智能化仪器等技术中得到广泛的应用，从而使得信号发生器的应用成为工程技术多学科知识汇集的一个专门研究领域，其应用产生了极高的经济效益和社会效益[2]。

2 PWM信号发生器的发展与现状2.1信号发生器的发展单片微型计算机简称信号发生器，是指集成在一块芯片上的计算机，信号发生器的产生与发展和微处理器的产生与发展大体同步,自1971年美国Intel公司首先推出4位微处理器以来,它的发展到目前为止大致可分为5个阶段：第1阶段（1971～1976）：信号发生器发展的初级阶段。

成都电子机械高等专科学校毕业设计论文作者姚世刚学号2009111733系部电子与电气工程系专业电子测量技术与仪器题目基于VHDL的m序列伪随机信号发生器的设计指导教师赵茂林评阅教师完成时间：2012年4 月30日毕业设计(论文)中文摘要题目：基于VHDL的m序列发生器的设计摘要：VHDL/CPLD即复杂可编程逻辑器件作为一种大规模集成电路，可根据用户的需要自行构造逻辑功能，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产之中。

几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。

本文介绍了基于CPLD的m序列发生器的设计方法。

关键词：CPLD；MAX+PLUS II；伪随机码；ｍ序列发生器毕业设计(论文)外文摘要Title : M—sequence Generator Based CPLDAbstract: VHDL/CPLD Complex Programmable Logic Device that is, as a large scale integrated circuits can be constructed according to the needs of users on their own logic, enabling large-scale circuit design, it is widely used in product design and prototype production into. Almost all applications of small and medium general-purpose digital integrated circuits may be applied CPLD devices occasions. This article describes the m-sequence generator based on CPLD design method.Key words: CPLD；MAX+PLUS II；Pseudorandom Code；m sequence code Generator目录前言 (6)1课题介绍 (7)1.1为什么研究此课题 (7)1.2伪随机序列的应用与意义 (7)1.3伪随机序列的研究现状 (8)1.4研究内容 (8)2设计中使用芯片及VHDL语言介绍 (9)2.1 CPLD芯片介绍 (9)2.1.1概述 (9)2.1.2 MAX7000特点 (9)2.1.3 EPM7128LC84-7 (11)3 伪随机序列介绍 (12)3.1 伪随机序列理论的发展史 (13)3.2 伪随机序列的构造方法 (13)4 序列信号发生器原理 (14)4.1序列信号发生器的设计 (15)4.1.1反馈移位型序列信号发生器 (15)4.1.2计数型序列码发生器 (18)5 移位寄存器 (20)5.1移位寄存器 (20)5.1.1 寄存器 (20)5.1.2移位寄存器 (21)5.2 线性反馈移位寄存器结构 (22)5.2.1 D触发器 (22)5.2.1.1 D触发器工作原理 (22)5.2.1.2 D触发器真值表 (23)5.2.1.3 特征方程 (23)5.2.1.4 状态转移图 (23)5.2.1.5时序图 (24)5.2.1.6 脉冲特性 (24)5.2.2异或门 (25)5.2.2.1 基本原理 (25)5.2.2.2 异或门逻辑符号 (25)5.2.2.3 逻辑表达式 (25)5.2.2.4 真值表 (25)5.3 线性反馈移位寄存器 (26)5.3.1 什么是反馈移位寄存器 (26)5.3.2 线性反馈移位寄存器 (26)5.3.3 性质 (26)6 伪随机信号 (27)6.1 伪随机信号 (27)6.2 m序列码发生器 (30)7 m序列性质 (33)7.1 均衡性 (33)7.2游程特性 (33)7.3 移位相加性 (33)7.4 相关特性 (33)7.5 伪随机特性 (34)8 序列信号发生器的设计和仿真实现 (35)8.1 m序列生成单元的电路设计 (35)8.1.1 系统组成 (35)8.1.2 程序方框图 (36)8.2 m序列发生器 (36)8.3 VHDL语言实现 (37)8.4 仿真数据及结论 (39)结论 (42)致谢 (43)参考文献 (43)前言CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。

基于VHDL语言的波形发生器的设计基于VHDL语言的波形发生器的设计利用FPGA芯片信号发生器的设计。

当按下开关1时产生三角波，当按下开关2时产生正弦波，当按下开关3时产生方波。

本次设计采用xilinx公司的ISE设计工具，在zedboard开发板中的xc7z020芯片上用VHDL来实现，并且利用ISE自带的chipscop完成对FPGA内部的信号的读取。

这样的设计具有体积小，修改升级容易等特点。

本设计采用自顶向下、纯文本实现数字时钟的设计、下载和调试。

1 设计原理本设计由信号产生，信号选择，信号控制输出三大模块组合而成。

其中信号产生模块有：三角波模块、方波模块、正弦波模块。

本设计采用K0～K2这三个按键为信号选择开关，选择信号产生模块输出的信号。

（顶层设计的例化语句见附录一）其RTL 图1-1:RTL图1-12主要功能模块u1:square方波产生模块；u2:sin正弦波产生模块；u3:delta三角波产生模块；u4:sig_control数据选择器模块；u5,u6:为使用chipscope所需生成的IP核。

2.1 u1方波产生模块（程序见附录二）产生方波，初始化为幅值225的高电平，每有一次时钟上升沿触发产生一次计数，当计数值达到128时跳到为0的低电平。

利用循环语句不断的产生高低电平的方波输出。

原理如图2-1：方波模块RTL 图2-12.2 u1正弦波产生模块（程序见附录三）功能是产生正弦波，产用信号抽样的原理，在一个正弦信号中等间隔的抽样64点，此64点的幅值作为一个正弦波数据表，每有一次时钟上升沿触发便赋予输出端q一个点的数据，依次赋值64个点的数据便完成一个周期的正弦波的输出。

并利用循环语句不断的产生正弦波的输出。

原理如图2-2：正弦波模块RTL 图2-22.3 u1三角波产生模块（程序见附录四）功能是产生三角波，初始化为幅值为0，每有一次时钟上升沿触发便进行幅值加1，当幅值达到最大255时，每有一次时钟上升沿触发便进行幅值减1，当幅值减为0时完成一个周期的输出。

Yi bin University EDA技术及应用课程设计报告题目基于VHDL的PWM信号发生器系别物理与电子工程学院专业电子信息科学与技术学生姓名学号班级2013 年 12月 21日摘要本次课程设计是基于VHDL的PWM信号发生器,PWM信号发生器应用所学的数字电路和模拟电路的知识进行设计。

在设计过程中，所有电路仿真均基于Quartus II 9.1仿真软件。

本课程设计介绍了PWM 信号发生器的设计方案及其基本原理，并着重介绍了PWM信号发生器各单元电路的设计思路，原理及仿真，整体电路的的工作原理，控制器件的工作情况。

设计共有三大组成部分：一是原理电路的设计，本部分详细讲解了电路的理论实现，是关键部分；二是性能测试，这部分用于测试设计是否符合任务要求。

三是是对本次课程设计的总结。

关键词： PWM信号发生器仿真设计目录第1章绪论1.1 EDA 和QuartusⅡ的简介及起源 (1)1.2 EDA的优势及发展趋势 (1)第2章系统设计思路 (3)第3章可自加载加法计数器的设计 (4)第4章信号发生器设计过程 (6)第5章软件仿真5.1 Quartus Ⅱ软件简介 (8)5.2 用Quartus Ⅱ的仿真步骤和图像 (9)5.3 逻辑综合结果 (12)第6章设计总结 (13)第7章参考文献 (15)附录设计程序 (16)第1章绪论1.1 EDA和QuartusⅡ的简介及起源EDA是英文“electronic design automation”(电子自动化设计)的缩写，EDA技术是20世纪90年代迅速发展起来的，是现代电子设计的最新技术潮流，是综合现代电子技术和计算机技术的最新研究成果，是电子线路设计与分析的一门技术。

EDA包括电子线路的设计、计算机模拟仿真和电路分析及印制电路板的自动化设计三个方面的内容。

随着可编程逻辑器件迅速发展，出现了功能强大的全新的EDA工具。

具有较强描述能力的硬件描述语言(VHDL、Verilog、HDL)及高性能综合工具的使用，使过去单功能电子产品开发转向系统级电子产品开发。

PWM信号发生器的设计实验/上机报告一、实验目的1、掌握序列发生器和检测器的工作原理；2、初步学会用状态机进行数字系统设计。

二、实验环境Quartus II 7.0 开发系统三、实验内容用状态机设计实现串序列检测器设计，可以用原理图输入法设计序列信号发生器，要求产生序列：0111010011011010；再进行检测设计，若检测到序列：11010则输出为“1”，否则输出为“0”。

并对其进行仿真和硬件测试。

四、实验过程本实验可以分为两部分来设计。

第一步设计序列信号发生器，在这里可以采用模16的计数器74LS161来产生模16的计数，并由它的4位输出可以产生16种状态，由此可以用来设计序列产生器，也可以采用状态机产生序列，本实验用状态机产生序列。

第二步设计序列检测器，这里用状态机设计，如果为真输出1，为假输出为0；第三步设计串行转并行输出，将序列并行输出在LED管上显示。

第四步是设计一个计数脉冲，记录出现所需要的序列的次数。

第五步是将所有模块连接起来，构成一个完整的序列发生和检测设计器。

实验代码：1、序列发生器library ieee;use ieee.std_logic_1164.all;entity xulie_produce is—序列产生电路port(clk,reset:in std_logic;comb_outputs:out std_logic);--序列输出end xulie_produce;architecture behav of xulie_produce istype fsm_st is (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15);--状态设计signal current_state,next_state:fsm_st;beginreg:process(reset,clk)—主控时序进程beginif reset ='1'then current_state<=s0;elsif clk='1'and clk'event thencurrent_state<=next_state;end if;end process;com:process(current_state)—主控组合进程begincase current_state iswhen s0 => comb_outputs<='0';next_state<=s1; when s1 => comb_outputs<='1';next_state<=s2; when s2 => comb_outputs<='1';next_state<=s3; when s3 => comb_outputs<='1';next_state<=s4; when s4 => comb_outputs<='0';next_state<=s5; when s5 => comb_outputs<='1';next_state<=s6; when s6 => comb_outputs<='0';next_state<=s7; when s7 => comb_outputs<='0';next_state<=s8; when s8 => comb_outputs<='1';next_state<=s9; when s9 => comb_outputs<='1';next_state<=s10; when s10 => comb_outputs<='0';next_state<=s11; when s11 => comb_outputs<='1';next_state<=s12; when s12 => comb_outputs<='1';next_state<=s13; when s13 => comb_outputs<='0';next_state<=s14; when s14 => comb_outputs<='1';next_state<=s15; when s15 => comb_outputs<='0';next_state<=s0; end case;end process;end behav;2、序列检测器library ieee;use ieee.std_logic_1164.all;entity s_machine is—序列检测电路port(clk,reset:in std_logic;state_inputs:in std_logic;--状态转移控制comb_outputs:out std_logic);检测结果输出end s_machine;architecture behav of s_machine istype fsm_st is (s0,s1,s2,s3,s4,s5);signal current_state,next_state:fsm_st;beginreg:process(reset,clk)主控时序进程beginif reset ='1'then current_state<=s0;elsif clk='1'and clk'event thencurrent_state<=next_state;end if;end process;com:process(current_state,state_inputs)—主控组合进程begincase current_state iswhen s0 => comb_outputs<='0';if state_inputs='1' then next_state<=s1;else next_state<=s0;end if;when s1 => comb_outputs<='0';if state_inputs='1' then next_state<=s2;else next_state<=s0;end if;when s2 => comb_outputs<='0';if state_inputs='0' then next_state<=s3;else next_state<=s2;end if;when s3 => comb_outputs<='0';if state_inputs='1' then next_state<=s4;else next_state<=s0;end if;when s4 => comb_outputs<='0';if state_inputs='0' then next_state<=s5;else next_state<=s2;end if;when s5 => comb_outputs<='1';--检测到11010输出1 if state_inputs='0' then next_state<=s0;else next_state<=s1;end if;end case;end process;end behav;3、串行输出变并行输出library ieee;use ieee.std_logic_1164.all;entity shift is –串行变并行电路port(clk,load,a:in std_logic;din :out std_logic_vector(7 downto 0));--并行输出end shift;architecture behav of shift isbeginprocess(clk,load,a)variable reg8 :std_logic_vector(7 downto 0);beginif clk'event and clk='1'thenif load='1'then reg8(7 downto 1):=reg8(6 downto 0);--load为1时开始装载reg8(0):=a;end if;end if;din<=reg8;end process;end behav;4、计数器设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY CNTM IS –计数电路PORT (CLK,RST,EN:IN STD_LOGIC;a,b,c:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END CNTM;ARCHITECTURE behav OF CNTM ISsignal a1,b1,c1:std_logic_vector(3 downto 0); BEGINPROCESS (CLK,RST,EN)VARIABLE N :INTEGER RANGE 0 TO 1000;BEGINIF RST ='1' THEN N:=0;ELSIF CLK 'EVENT AND CLK='1' THENIF EN = '1' THENIF N<100 THEN N:=N+1;--设计为100计数ELSE N:=0;END IF;END IF;END IF;a1<=conv_std_logic_vector((N/100),4);b1<=conv_std_logic_vector(((N/10)mod 10),4); c1<=conv_std_logic_vector((N mod 10),4);a<=a1;b<=b1;c<=c1;END PROCESS;实验步骤：1、建立工作库文件和编辑设计文件（1）在D盘新建一个文件夹用来保存工程文件（2）打开QuartusⅡ8.0软件，选择菜单File->New->VHDL File，点击OK后在打开的界面下输入已经设计好的程序。

实验三：PWM信号发生器1.实验目的（1）学习Quartus II 8.0 软件的基本使用方法。

（2）学习GW48-CK EDA实验开发系统的基本使用方法。

（3）学习VHDL程序中数据对象，数据类型，顺序语句和并行语句的综合使用。

2.实验内容设计并调试好一个脉宽数控调制信号发生器，此信号发生器是由两个完全相同的可自加载加法计数器LCNT8组成的，它的信号的高低电平脉宽可分别由两组8位预置数进行控制。

3.实验条件（1）开发软件：Quartus II 8.0。

（2）实验设备：GW48-CK EDA实验开发系统。

（3）拟用芯片：EPM7128S-PL84。

4.实验要求（1）画出系统原理框图，说明系统中各主要组成部分的功能。

（2）编写各个VHDL源程序。

（3）根据系统功能，选好测试用例，画出测试输入信号波形或编好测试文件。

（4）根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。

（5）记录系统仿真、逻辑综合及硬件验证结果。

（6）记录实验过程中出现的问题及解决办法。

5.实验过程（1）PWM即脉冲宽度调制，就是利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术。

PWM从处理器到被控制系统信号都是数字式的，无需进行数/模转换。

让信号保持为数字形式可将噪声影响降到最小，因此广泛应用在测量、通信和功率控制与变换的许多领域中。

下图是一种PWM信号发生器的逻辑图，此信号发生器是由两个完全相同的可自加载加法计数器LCNT8组成的，它的输出信号的高、低电平脉宽可分别由两组8位预置数进行控制。

如果将初始值可预置的加法计数器的溢出信号作为本计数器的初始预置值加载信号LD，则可构成计数器初始值自加载方式的加法计数器，从而构成数控分频器。

图中D 触发器的一个重要功能就是均匀输出信号的占空比，提高驱动能力，这对驱动，诸如扬声器或电动机十分重要。

（2）VHDL源程序①8位可自加载加法计数器的源程序LCNT8.VHD--LCNT8.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LCNT8 ISPORT(CLK,LD:IN STD_LOGIC;D:IN INTEGER RANGE 0 TO 255;CAO:OUT STD_LOGIC);END ENTITY LCNT8;ARCHITECTURE ART OF LCNT8 ISSIGNAL COUNT:INTEGER RANGE 0 TO 255;BEGINPROCESS(CLK)ISBEGINIF CLK'EVENT AND CLK='1'THENIF LD='1'THEN COUNT<=D;ELSE COUNT<=COUNT+1;END IF;END IF;END PROCESS;PROCESS(COUNT)ISBEGINIF COUNT=255 THEN CAO<='1';ELSE CAO<='0';END IF;END PROCESS;END ARCHITECTURE ART;②PWM信号发生器的源程序PWM.VHD--PWM.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY PWM ISPORT(CLK:IN STD_LOGIC;A,B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);PWM:OUT STD_LOGIC);END ENTITY PWM;ARCHITECTURE ART OF PWM ISCOMPONENT LCNT8 ISPORT(CLK,LD:IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);CAO:OUT STD_LOGIC);END COMPONENT LCNT8;SIGNAL CAO1,CAO2:STD_LOGIC;SIGNAL LD1,LD2:STD_LOGIC;SIGNAL SPWM:STD_LOGIC;BEGINU1:LCNT8 PORT MAP(CLK=>CLK,LD=>LD1,D=>A,CAO=>CAO1);U2:LCNT8 PORT MAP(CLK=>CLK,LD=>LD2,D=>B,CAO=>CAO2);PROCESS(CAO1,CAO2)ISBEGINIF CAO1='1'THEN SPWM<='0';ELSIF CAO2'EVENT AND CAO2='1'THEN SPWM<='1';END IF;END PROCESS;LD1<=NOT SPWM;LD2<=SPWM;PWM<=SPWM;END ARCHITECTURE ART;（3）仿真结果验证PWM.VHD的时序仿真结果（4）逻辑综合结果6.实验总结经过本次实验，我学会了Quartus II 8.0 开发系统的基本操作，并对它有了一定的了解和认识。