集成电路版图设计-反相器-传输门

集成电路设计综合实验报告班级：微电子学1201班姓名：学号：日期：2016年元月13日一.实验目的1、培养从版图提取电路的能力2、学习版图设计的方法和技巧3、复习和巩固基本的数字单元电路设计4、学习并掌握集成电路设计流程二.实验内容1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。

2. 设计一个CMOS结构的二选一选择器。

（1）根据二选一选择器功能，分析其逻辑关系。

（2）根据其逻辑关系，构建CMOS结构的电路图。

（3）利用EDA工具画出其相应版图。

（4）利用几何设计规则文件进行在线DRC验证并修改版图。

三.实验原理1. 反向提取给定电路模块方法一:直接将版图整体提取（如下图）。

其缺点：过程繁杂,所提取的电路不够直观,不易很快分析出其电路原理及实现功能。

直接提取的整体电路结构图方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。

其优点：使电路结构更简洁直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。

CMOS反相器模块CMOS反相器的symbolCMOS传输门模块 CMOS传输门的symbolCMOS三态门模块 CMOS三态门的symbolCMOS与非门模块 CMOS与非门的symbol各模块symbol按版图连接方式组合而成的整体电路经分析可知，其为一个带使能端的D锁存器，逻辑功能如下:①当A=1，CP=0时，Q=D，Q—=D—；②当A=1，CP=1时，Q、Q—保持；③当A=0，Q=0，Q—=1。

2.CMOS结构的二选一选择器二选一选择器（mux2）的电路如图所示，它的逻辑功能是：①当sel=1时，选择输入A通过，Y=A；②当sel=0时，选择输入B通过，Y=B。

二选一选择器（mux2）由三个与非门（nand）和一个反相器（inv）构成(利用实验1 的与非门和反相器symbol即可)。

MOS集成电路--CMOS反相器电路仿真及版图设计MOS管集成电路设计题⽬：CMOS反相器电路仿真及版图设计姓名：潘朝云学号：20111060198专业：通信⼯程指导⽼师：梁⽵关2014年6⽉1⽇摘要本⽂介绍了集成电路设计的相关思路、电路的实现、SPICE电路模拟软件和LASI7集成电路版图设计的相关⽤法。

主要讲述CMOS反相器的设计⽬的、设计的思路、以及设计的过程，⽤SPICE电路设计软件来实现对反相器的设计和仿真。

集成电路反相器的实现⽤到NMOS和PMOS各⼀个，⽤LASI7实现了其版图的设计。

关键字：集成电路CMOS反相器LT SPICE LASI7⽬录引⾔ ....................................................................................................................................... - 2 -⼀、概述 ............................................................................................................................... - 2 -1.1MOS集成电路简介.................................................................................................... - 2 -1.2MOS集成电路分类.................................................................................................... - 2 -1.3MOS集成电路的优点................................................................................................ - 3 -⼆、LTspice电路仿真 .......................................................................................................... - 3 -2.1SPICE简介 ................................................................................................................... - 3 -2.2CMOS反相器LT SPICE仿真过程 ..................................................................... - 3 -2.2.1实现⽅案 .............................................................................................................. - 3 -2.2.2 LTspice电路仿真结果 ...................................................................................... - 5 -三、LASI版图设计 ............................................................................................................... - 5 -3.1LASI软件简介........................................................................................................ - 5 -3.2版图设计原理......................................................................................................... - 6 -3.3LASI的版图设计.................................................................................................... - 6 -四、实验结果分析 ............................................................................................................... - 8 -五、结束语 ........................................................................................................................... - 8 -参考⽂献 ............................................................................................................................... - 8 -引⾔CMOS技术⾃⾝的巨⼤潜⼒是IC⾼速持续发展的基础。

门级逻辑 网表
AHDL
SPECTURE
逻辑图
寄存器传输级 描述 寄存器传输级 模拟与验证
综合 逻辑模拟 与验证
DC modelsim
SPICE/ SPECTURE
电路图
电路模拟 与验证
版图生成
CADENCE的Virtuso
APOLLO(自动)
版图几何设计规则和 电学规则检查
同右
网表一致性检 查和后仿真
4.PAD单元
PAD单元部分包括： （1）绑定金属线所需的 可靠连接区域 （2）ESD保护结构 （4）与内部电路相连的 接口 （3）输入、输出缓冲器
（1）绑定金属线所需的可靠连接区域
（2）ESD保护结构 ESD:ElectroStatic Discharge
输入I/O栅保护电路
其余ESD保护电路见P397
Dog Bone
接触孔 ：
CON.1 最大/最小接触孔尺寸 CON.2 接触孔最小间距 CON.3 CON.5 扩散区的接触孔与边沿的距 离 多晶硅栅上的接触孔到多晶 硅栅边界的距离 0.40x0.40
CON.5 CON.2 CON.3 CON.1 CON.6 CON.5 Legend Comp Poly 2 Contact
PAD 3.13 PAD.3.14
M3
Via2
M2
via1
M1
键合点（PAD）
PAD.1 PAD.2 PAD.3.1
宽度 间距 顶层金属四周覆盖键合点距离
70 30 2.5
说明：实际版图中的pad都是有保护电路的，且厂商会 提供经过若干次实验的电路。
二、版图设计步骤(人工)
版图检查与验证
总体版图
半导体 集成电路

对管
缓冲器中的一级反相器
运放对管
大尺寸器件存在的问题： 寄生电容； 栅极串联电阻
大面积的栅极与衬底之间有氧化 层隔绝，形成平板电容
栅电压降低
细长的栅极存在串联电阻，导 致栅极两端电压不同
MOS管寄生电容值
C W L C0
MOS管栅极串联电阻值
R W / L R
S G
电路图
版图
栅极竖直方向排列
电路图
版图
三个或三个以上MOS管并联。 类似大尺寸MOS管的拆分连接
源和漏的并联都用金属连接（叉指型）
（3）MOS管的复联 复联是同时存在MOS管串联和并联的情 况。
二、集成电路版图设计方法
棒状图设计 ： 为了方便地从电路中得到最有效的源漏共 用版图，可以使用“棒状图设计”，在绘 制版图之前先制作结构草图。 可以很好的解决器件布局问题
Hale Waihona Puke 8、MOS管阵列的版图实现
(1) MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。 利用源漏共用，得到两个MOS管串联连接的版图。 电路图
N1和N0串联版图
N1、 N0版图
任意个MOS管串联。 例如3个MOS管串联的版图。
电路图
版图
（2）MOS管并联(并联是指它们的源和源连 接，漏和漏连接，各自的栅还是独立的。) 栅极水平放置


“混合棒状图”法：
矩形代表有源区(宽度不限)； 实线代表金属； 虚线代表多晶硅；
“×”代表引线孔。其它层次不画,

通常靠近电源vdd的是P管，靠近地线gnd 的是N管。
反相器棒状图
电路图-棒状图-版图
a
b

CMOS反相器MOSFET有P沟道和N沟道两种，每种中又有耗尽型和增强型两类。

由N沟道和P沟道两种MOSFET组成的电路称为互补MOS或CMOS电路。

下图表示CMOS反相器电路，由两只增强型MOSFET组成，其中一个为N沟道结构，另一个为P沟道结构。

为了电路能正常工作，要求电源电压VDD大于两个管子的开启电压的绝对值之和，即V DD ＞(VTN＋|VTP|) 。

CMOS反相器工作原理首先考虑两种极限情况：当vI 处于逻辑0时，相应的电压近似为0V；而当vI处于逻辑1时，相应的电压近似为VDD。

假设在两种情况下N沟道管 TN为工作管P沟道管TP为负载管。

但是，由于电路是互补对称的，这种假设可以是任意的，相反的情况亦将导致相同的结果。

下图分析了当vI =VDD时的工作情况。

在TN的输出特性iD—vDS（vGSN＝VDD）(注意vDSN=vO)上，叠加一条负载线，它是负载管TP在 vSGP=0V时的输出特性iD－vSD。

由于vSGP ＜VT（VTN=|VTP|=VT），负载曲线几乎是一条与横轴重合的水平线。

两条曲线的交点即工作点。

显然，这时的输出电压vOL≈0V（典型值＜10mV ，而通过两管的电流接近于零。

这就是说，电路的功耗很小（微瓦量级）下图分析了另一种极限情况，此时对应于vI ＝0V。

此时工作管TN在vGSN＝0的情况下运用，其输出特性iD－vDS几乎与横轴重合，负载曲线是负载管TP在vsGP＝VDD 时的输出特性iD－vDS。

由图可知，工作点决定了VO＝VOH≈VDD；通过两器件的电流接近零值。

可见上述两种极限情况下的功耗都很低。

由此可知，基本CMOS 反相器近似于一理想的逻辑单元，其输出电压接近于零或+V DD ，而功耗几乎为零。

CMOS 反相器传输特性下图为CMOS 反相器的传输特性图。

图中V DD =10V ，V TN =|V TP |=V T =2V 。

由于 V DD ＞（V TN ＋|V TP |），因此，当V DD -|V TP |>vI>V TN 时,T N 和T P 两管同时导通。

北京工业大学集成电路板图设计报告姓名：张靖维学号：12023224 2015年6 月1日目录目录 (1)1 绪论 (2)1.1 介绍 (2)1.1.1 集成电路的发展现状 (2)1.1.2 集成电路设计流程及数字集成电路设计流程 (2)1.1.3 CAD发展现状 (3)2 电路设计 (4)2.1 运算放大器电路 (4)2.1.1 工作原理 (4)2.1.2 电路设计 (4)2.2 D触发器电路 (12)2.2.1 反相器 (12)2.2.2 传输门 (12)2.2.3 与非门 (13)2.2.4 D触发器 (14)3 版图设计 (15)3.1 运算放大器 (15)3.1.1 运算放大器版图设计 (15)3.2 D触发器 (16)3.2.1 反相器 (16)3.2.2 传输门 (17)3.2.3 与非门 (17)3.2.4 D触发器 (18)4 总结与体会 (19)1 绪论随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。

而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。

在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。

1.1 介绍1.1.1集成电路的发展现状2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。

随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。

、1.1.2集成电路设计流程及数字集成电路设计流程集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。

芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。

关系定义、设计数据层的属性定义、在线设计规则、电气规则、显示色彩定义和图形格式定义等； ➢ 5.PV Rule(物理验证规则)文件：包含版图验证文件DRC/LVS/RC提取,支持Cadence的Diva、Dracula、
Assura和Mentor的Calibre验证工具等。
2022/3/19
项目3 反相器版图设计
➢ 2.Pitch计算用金属布线通孔与通孔的距离。这时，Pitch值 的计算公式为最小间距(0.5μm) + 2倍的金属布线M2包围通 孔的最小包围0.15μm + 布线宽度(0.6μm)=1.4μm。
➢ 3.Pitch计算用金属布线中心线与通孔的距离。这时，Pitch 值的计算公式为最小间距(0.5μm) + 1倍的金属布线M2包围 通孔的最小包围0.15μm + 布线宽度(0.6μm)=1.25μm。
1.PDK主要包含： ➢ 1.器件模型(Device Model)：由Foundry提供的仿真模型文件； ➢ Symbols & View：用于原理图设计的符号，参数化的设计单元都通过了Spice仿真的验证； ➢ 2.CDF(Component Description Format,组件描述格式) & Callback：器件的属性描述文件，定义了器件类型、
器件名称、器件参数及参数调用关系函数集Callback、器件模型、器件的各种视图格式等； ➢ 3.Pcell(Parameterized Cell，参数化单元)：它由Cadence的Skill语言编写，其对应的版图通过了DRC和LVS
验证，方便设计人员进行Schematic Driven Layout(原理图驱动的版图)设计流程； ➢ 4.技术文件(Technology File)：用于版图设计和验证的工艺文件，包含GDSII的设计数据层和工艺层的映射

22
9.5静电保护电路设计实例
到电路
1.MOS管型静电保护
NMOS GND
P管与N管距离 要远，防闩锁
PAD
VCC
PMOS
23
9.5静电保护电路设计实例
2. 二极管型静电保护
到电路 衬底和 N+构成 的二极管
GND
二极管 标识层
PAD
VCC N阱中的 P+和N+ 构成的二 极管
24
9.5静电保护电路设计实例
8
1:8比例PNP管对称设计
43
9.7带隙基准源版图实例
寄生PNP双极型晶体管版图设计
虚拟管 虚拟管
1
虚拟管
虚拟管
4
1:4比例PNP管对称设计
44
9.7带隙基准源版图实例
寄生PNP双极型晶体管版图设计
1:4比例PNP管对称设计 1:8比例PNP晶体管版图
45
9.7带隙基准源版图实例
对称电阻版图设计
26
9.5静电保护电路设计实例
电源静电保护
栅电容
泄放管
GND
VCC
27
9.5静电保护电路设计实例
二级保护
VCC 二级保护 PAD 限流电阻 二级限流电阻
28
9.5静电保护电路设计实例
二级保护
至内部电路 VCC GND
二级限流电阻
一级保护
29
9.6运算放大器版图设计实例
原理图
VCC Q8 Q3 Q6
垂直走向MOS管结构 水平走向MOS管结构
6
9.2 数字版图设计实例
1.反相器-并联反相器的版图
直接并联
共用漏区
7

CMOS反相器MOSFET有P沟道和N沟道两种，每种中又有耗尽型和增强型两类。

由N沟道和P沟道两种MOSFET组成的电路称为互补MOS或CMOS电路。

下图表示CMOS反相器电路，由两只增强型MOSFET组成，其中一个为N沟道结构，另一个为P沟道结构。

为了电路能正常工作，要求电源电压VDD大于两个管子的开启电压的绝对值之和，即V DD ＞(VTN＋|VTP|) 。

CMOS反相器工作原理首先考虑两种极限情况：当vI 处于逻辑0时，相应的电压近似为0V；而当vI处于逻辑1时，相应的电压近似为VDD。

假设在两种情况下N沟道管 TN为工作管P沟道管TP为负载管。

但是，由于电路是互补对称的，这种假设可以是任意的，相反的情况亦将导致相同的结果。

下图分析了当vI =VDD时的工作情况。

在TN的输出特性iD—vDS（vGSN＝VDD）(注意vDSN=vO)上，叠加一条负载线，它是负载管TP在 vSGP=0V时的输出特性iD－vSD。

由于vSGP ＜VT（VTN=|VTP|=VT），负载曲线几乎是一条与横轴重合的水平线。

两条曲线的交点即工作点。

显然，这时的输出电压vOL≈0V（典型值＜10mV ，而通过两管的电流接近于零。

这就是说，电路的功耗很小（微瓦量级）下图分析了另一种极限情况，此时对应于vI ＝0V。

此时工作管TN在vGSN＝0的情况下运用，其输出特性iD－vDS几乎与横轴重合，负载曲线是负载管TP在vsGP＝VDD 时的输出特性iD－vDS。

由图可知，工作点决定了VO＝VOH≈VDD；通过两器件的电流接近零值。

可见上述两种极限情况下的功耗都很低。

由此可知，基本CMOS 反相器近似于一理想的逻辑单元，其输出电压接近于零或+V DD ，而功耗几乎为零。

CMOS 反相器传输特性下图为CMOS 反相器的传输特性图。

图中V DD =10V ，V TN =|V TP |=V T =2V 。

由于 V DD ＞（V TN ＋|V TP |），因此，当V DD -|V TP |>vI>V TN 时,T N 和T P 两管同时导通。

集成电路集中上机实验报告——反相器、与非门设计学院：专业：姓名：学号：一、实验目的（一）全面了解Schematic设计环境，并学会运用（二）掌握与非门、或非门、反相器等电路原理图输入方法（三）掌握逻辑符号创建方法二、实验原理启动Schematic Editor后，在命令解释窗口CIW中，打开任意库与单元中的Schematic视图，浏览Schematic Editing窗口，具体介绍如下：图2.1 Schematic Editing窗口菜单栏中可选菜单有Tool、Design、Window、Edit、Add、Check、Sheet、Options等项。

图标栏内的所有命令都可以在菜单栏实现，图标栏提供使用频率较高的一些菜单为快捷方式，旨在提高设计效率。

在设计过程中，除了可以使用图标快捷方式外，还有盲键（Bindkey）快捷方式。

Cadence系统安装过程中已经设置了通用的盲键，但用户可以根据自己的需要自行设置，在CIW窗口中，选择Options→Bindkeys，可以对所有设置的盲键自定义。

Cadence系统支持3D鼠标，左、中、右分别定义为LMB、MMB、RMB。

LMB用于点击和选择之用，MMB用于辅助编辑，RMB与LMB配合使用，在调查元件属性，局域放大，元件旋转等方面都有应用，在具体实验过程中有详细说明。

在所有元件的添加中，必须定义元件的属性。

最后，为了后续设计中执行仿真，每个元件必须具有物理模型（Model），在lab3中将有实例说明。

三、电路原理图设计的一般流程（一）创建库与视图（二）添加元件：在Schematic Editing窗口中，选择Add→Instance。

（三）添加Pins ：在左侧Tool bar图标栏中选择pin icon图标，出现Add form，在Pin names栏中输入。

（四）添加Sources和Ground：选择Add→Instance，在Library column中选择analogLib，再选择vdd并添加到schematic中。

北京工业大学集成电路板图设计报告姓名：张靖维学号：12023224 2015年6 月1日目录目录 (1)1 绪论 (2)1.1 介绍 (2)1.1.1 集成电路的发展现状 (2)1.1.2 集成电路设计流程及数字集成电路设计流程 (2)1.1.3 CAD发展现状 (3)2 电路设计 (4)2.1 运算放大器电路 (4)2.1.1 工作原理 (4)2.1.2 电路设计 (4)2.2 D触发器电路 (12)2.2.1 反相器 (12)2.2.2 传输门 (12)2.2.3 与非门 (13)2.2.4 D触发器 (14)3 版图设计 (15)3.1 运算放大器 (15)3.1.1 运算放大器版图设计 (15)3.2 D触发器 (16)3.2.1 反相器 (16)3.2.2 传输门 (17)3.2.3 与非门 (17)3.2.4 D触发器 (18)4 总结与体会 (19)1 绪论随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。

而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。

在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。

1.1 介绍1.1.1集成电路的发展现状2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。

随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。

、1.1.2集成电路设计流程及数字集成电路设计流程集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。

芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。

PMOS导通 NMOS截止
Vo VDD A
PMOS、 NMOS导通
PMOS截止 NMOS导通
C B D E
∂VO = −1 ∂Vi
IDSN=-IDSP
VTN
VIL VIH VDD +VTP VDD
1 V DD 2
Vi
PMOS工作在线性区——相当于电阻； NMOS工作在饱和区——电流源。
I DN = K N (VGSN − VTN ) 2 = K N (Vi − VTN ) 2
取|VTP|≈0.2VDD，则
| ⎞⎤ ⎟⎥ ⎟ ⎠⎦
CL tr ≈ 2 K PVDD
当NMOS和PMOS的尺寸相等时，KN=2KP，则
tr tf = 2
假如要求反相器的上升时间和下降时间近似相等，则需使
KN =1 KP
则必须WP=2WN。
8.1.3 CMOS反相器的功耗
CMOS反相器的功耗P有两部分构成： （1）静态功耗，即反向漏电流造成的功耗PD； （2）动态功耗PS，又由两部分组成： ①开关的瞬态电流造成的功耗PA。 ②负载电容的充电和放电造成的功耗PT。 1. 静态功耗PD 对CMOS反相器而言，无论输入为逻辑“0”还是逻辑“1”，两 个MOS管始终只有一个管子导通，没有直流通路，也没有电流 流入栅极，所以静态电流为0，静态功耗为0.
⎛ 19VDD − 20VTN CL ln⎜ = 2 K N (VDD − VTN ) ⎜ VDD ⎝ ⎞ ⎟ ⎟ ⎠
下降时间为：
tf = tf1 + tf2 ⎡VTN − 0.1VDD 1 ⎛ 19VDD − 20VTN CL = + ln⎜ ⎢ K N (VDD − VTN ) ⎣ VDD − VTN 2 ⎜ VDD ⎝

传输门逻辑电路
传输门组合逻辑 传输门阵列 传输门逻辑形式（CPL和DPL）
1
传输门的逻辑特点
C A
一C个1 MOSC管2 可以看作一个可控C1 Y A 开关(传输管) ，Y=YCA+CAZ
C1
C2
Y
A
C1
两个传输管串联
Y
A
Y
YB=C1C2A+C1C2Z
B C2
C2
C1
C2
Y
A
B
Y 两个传输管并联 Y=C1A+C2B+C1C2X+C1+C2Z
缺点：比CPL
用的管子多。
A BBA ABB A
C
C
C
C
Y
Y
Multiplexer
17
几种传输门电路的比较
18
其他传输门逻辑形式
文献报道了很多种基 于传输门的逻辑形式
CPL和DPL有所应用
19
本节小结
传输门组合逻辑-异或/多路器 传输门阵列-应用特例 传输门逻辑-多种新结构，应用有限
B
同时导通
C2
传输门结构
3
用传输门实现组合逻辑
用传输门实现2输入或门的电路 问题：为什么M1不用CMOS传输门
4
传输门组合逻辑
VDD M P1
MP2
传输门结构灵活，可以用较 A 少的器件实现逻辑功能
传输门级联，速度平方退化
实际的传输门电路一般需要 输出端加反相器
传输门结构与或逻辑一般不 如互补CMOS结构高效
13
逻辑形式
可以实现任意逻辑的一种器件排列方法
互补CMOS逻辑 各种传输门逻辑 Domino逻辑

集成电路版图设计实验报告学院：电气与控制工程学院班级：XXXXXXXXXX 学号：XXXXXXXX 姓名：XXXX完成日期：2015年1月22日一、实验要求1、掌握Linux常用命令（cd、ls、pwd等）。

（1）cd命令。

用于切换子目录。

输入cd并在后面跟一个路径名，就可以直接进入到另一个子目录中；cd..返回根目录；cd返回主目录。

（2）ls命令。

用于列出当前子目录下所有内容清单。

（3）pwd命令。

用于显示当前所在位置。

2、掌握集成电路设计流程。

模拟集成电路设计的一般过程：（1）电路设计。

依据电路功能完成电路的设计。

（2）前仿真。

电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真。

（3）版图设计（Layout）。

依据所设计的电路画版图。

一般使用Cadence 软件。

（4）后仿真。

对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设计版图。

（5）后续处理。

将版图文件生成GDSII文件交予Foundry流片。

3、掌握Cadence软件的使用（1）使用Cadence Schematic Editor绘制原理图。

（2）由Schematic产生symbol。

（3）在测试电路中使用Analog Environment工具进行功能测试。

（4）使用Cadence Layout Editor根据原理图绘制相应版图，以0.6umCMOS设计规则为准。

（5）对所设计的版图进行DRC验证，查错并修改。

以PMOS为例，部分设计规则如下：（um）N-Well包含P+Active的宽度：1.8MOS管沟道最小宽度：0.75 最小长度：0.6Active区伸出栅极Ploy的最小延伸长度：0.5Contact最小尺寸：0.6*0.6Contact与Contact之间的最小间距：0.7Active包最小尺寸Contact的最小宽度：0.4 非最小尺寸Contact的最小宽度：0.6Active上的Contact距栅极Poly1的最小距离：0.6Metal1包最小尺寸的Contact：0.3Metal1与Metal1之间的最小间距：0.8二、实验内容1、CMOS反相器设计（电路设计、仿真、版图设计、验证）2、CMOS传输门设计（电路设计、仿真、版图设计、验证）三、实验结果1、CMOS反相器（1）Schematic当输入端in输入高电平时，MOS管M1截止，M2导通，输出端out 输出低电平。

VGS=Vin
K P (VDD Vin | VTP |)2 （1）
对Vin求导，得
VDD (1)
(3)dVout 1
(2)
dV(4in )
(5)
2KN [(Vin
VTN
)(dVout dVin
) Vout
Vout
dVout dVin
]
N截止 N饱和 N非饱 N非饱 P非饱 P非饱 和 和
Vout
2023/1/21
已成为目前数字集 成电路的主流
❖ CMOS反相器工作原理
当输入电压Vin为高电平时，PMOS 截止，NMOS导通，Vout=0
Vin
Vout
VOL=0
当输入电压Vin为低电平时，PMOS 导通，NMOS截止，Vout=VDD
VOH=VDD
在输入为0或1（VDD)时，两个MOS管中总是一个截止 一个导通，因此没有从VDD到VSS的直流通路，也没有电 流流入栅极，因此其静态电流和功耗几乎为0。这是 CMOS电路低功耗的主要原因。CMOS电路的最大特点 之一是低功耗。
Vin<Vout＋Vtp VDD+Vtp>Vin>Vout＋Vtp
CMOS反相器的几个重要参数
Vout VOH
dVout 1 dVin
Vout=Vin
VOL
2023/1/21
dVout 1 dVin
VIL VM VIH
Vin
-VGS=VDD-Vin
1. VIL的计算
VIN=VIL
dVout 1
Vout －6.94
6.94 2＋4 2.61 2.04 2 2.61
Vout1 0.27V
Vout 0.27V Vout2 2.93V

目录摘要 (3)绪论 (5)1软件介绍及电路原理 (6)1.1软件介绍 (6)1.2电路原理 (6)2原理图绘制 (8)3电路仿真 (10)3.1瞬态仿真 (10)3.2直流仿真 (11)4版图设计及验证 (12)4.1绘制反相器版图的前期设置 (12)4.2绘制反相器版图 (13)4.3 DRC验证 (15)结束语 (17)参考文献 (18)摘要CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。

集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。

本文将简单的介绍基于ORCAD和L-EDIT的CMOS反相器的电路仿真和版图设计，通过CMOS反相器的电路设计及版图设计过程，我们将了解并熟悉集成电路CAD的一种基本方法和操作过程。

关键词：CMOS反相器ORCAD L-EDIT版图设计AbstractThe huge development potential of CMOS technology itself is the foundation of sustainable development of IC high speed. The manufacturing level of development of the integrated circuit to the deep sub micron technology, CMOS low power consumption, high speed and high integration have been fully reflected. In this paper, the circuit simulation and layout design of ORCAD and L-EDIT CMOS inverter based on simple introduction, through the circuit design and layout design process of CMOS inverter, we will understand and a basic method and operation process, familiar with IC CAD.Keywords: CMOS inverter layout ORCAD L-EDIT绪论20世纪是IC迅速发展的时代。

CMOS 逻辑门电路CMOS 是互补对称MOS 电路的简称（Complementary Metal-Oxide-Semiconductor ），其电路结构都采用增强型PMOS 管和增强型NMOS 管按互补对称形式连接而成，由于CMOS 集成电路具有功耗低、工作电流电压范围宽、抗干扰能力强、输入阻抗高、扇出系数大、集成度高，成本低等一系列优点，其应用领域十分广泛，尤其在大规模集成电路中更显示出它的优越性，是目前得到广泛应用的器件。

一、CMOS 反相器CMOS 反相器是CMOS 集成电路最基本的逻辑元件之一，其电路如图11-36所示，它是由一个增强型NMOS 管T N 和一个PMOS 管T P 按互补对称形式连接而成。

两管的栅极相连作为反相器的输入端，漏极相连作为输出端，T P 管的衬底和源极相连接电源U DD ，T N 管的衬底与源极相连后接地，一般地U DD >(U TN +|U TP |)，(U TN和|U TP |是T N 和T P 的开启电压)。

当输入电压u i =“0”（低电平）时，NMOS 管T N 截止，而PMOS 管T P 导通，这时T N 管的阻抗比T P 管的阻抗高的多，（两阻抗比值可高达106以上），电源电压主要降在T N 上，输出电压为“1”（约为U DD ）。

当输入电压u i =“1”（高电平）时，T N 导通，T P 截止，电源电压主要降在T P 上，输出u o =“0”，可见此电路实现了逻辑“非”功能。

通过CMOS 反相器电路原理分析，可发现CMOS 门电路相比NMOS 、PMOS 门电路具有如下优点：①无论输入是高电平还是低电平，T N 和T P 两管中总是一个管子截止，另一个导通，流过电源的电流仅是截止管的沟道泄漏电流，因此，静态功耗很小。

②两管总是一个管子充分导通，这使得输出端的等效电容C L 能通过低阻抗充放电，改善了输出波形，同时提高了工作速度。

③由于输出低电平约为0V ，输出高电平为U DD ，因此，输出的逻辑幅度大。