集成电路基础实验cadence反相器设计

PMOS、NMOS 版图设计尺寸参考说明：数字1、2、3……代表画版图时，第一层、第二层、第三层……或说成第一步、第二步、第三步……，一步一步做下来。

一、PMOS版图有关尺寸参考1、THIN （薄氧化层）：与DIFF（扩散区/有源区）等价，在画版图时可以用DIFF代替。

长度3.4 宽度1.2 （默认单位um）2、GPOL Y：多晶硅导电层做mos管的栅极，可以用POL Y1代替，也可以做互连线。

长：2.4 宽：0.4 离有源区(即上面的THIN)左边缘1.5u ，比有源区上下各长出0.6u3、CONT：引线孔，连接金属与多晶硅/有源区，第一层金属的接点。

大小0.4*0.4 离有源区上边缘0.4 左边缘0.34、METAL1：第一层金属，用于水平布线，如电源和地，器件之间的连接必须依靠它。

大小：0.8*0.8 离CONT各0.25、THIN（或DIFF）：大小1.0*1.0 离CONT各0.3 , 或离METAL1 各0.16、PPIMP (或PIMP）：P型注入掩膜。

长：4.0 宽：1.8 离有源区上边缘0.3 ，离有源区左边缘0.37、NWELL：N阱，不仅用在制造P型器件，常在隔离的时候也看到它。

长6.5宽5.7 ，离PPIMP 左边缘1.2 ，离PPIMP 上边缘2.78、再另外做一个节点：CONT（0.4*0.4），METAL1（0.8*0.8），THIN （1.0*1.0）在已经画好图形的上方，CONT 离PPIMP 上端1.35 ，离NWELL 左端1.8 9、在新节点上加一个NPIMP（或NIMP）：N型注入掩膜，大小为1.7*1.7 ，离THIN 各0.35二、NMOS版图有关尺寸参考1、THIN ：长3.4 宽0.42、GPLOY ：与PMOS 相同离有源区(即上面的THIN)左边缘1.5u ，比有源区上下各长出0.6u3、CONT ：0.4*0.4 ，离有源区上边缘0.3 ，左边缘0.34、METAL1 ：与PMOS 相同5、THIN ：与PMOS 相同6、NPIMP ：长4.0 宽1.6 离有源区上边缘0.3 ，离有源区左边缘0.37、再另外做一个节点：CONT（0.4*0.4），METAL1（0.8*0.8），THIN （1.0*1.0）在已画好图形的下方，CONT 离NPIMP 下端1.15 ，离NPIMP 左端0.6 8、在新节点上加一个PPIMP：大小1.7*1.7 离THIN 各0.35第三部分：画一个反相器时要做一个输入引脚1、GPOL Y：大小为1.6*1.6 （大小可以随意），离PMOS 的NWELL 下边缘0.7u（距离可以随意），此线框进入PMOS与NMOS 相连的GPOL Y 深度为0.2 。

实验一基本门电路设计——电路仿真一、实验内容：完成CMOS 反相器的电路设计完成CMOS 反相器的电路设计实验目的掌握基本门电路的设计方法掌握基本门电路的设计方法熟悉Cadence 的设计数据管理结构，以及定制设计的原理图输入、电路仿真、版图设计、版图验证工具的使用二、实验目的：基于csmc05工艺，完成一个具有逻辑反相功能的电路设计要求：设计要求：1.反相器的逻辑阈值在Vdd/2附近，即噪声容限最大2.反相器的版图高度限制为24微米，电源和地线宽度各为2微米3.反相器宽度限制为mos 器件不折栅4.为了给顶层设计留出更多的布线资源，版图中只能使用金属1和多晶硅作为互连线，输入，输出和电源、地线等pin脚必须使用金属15.版图满足设计规则要求，并通过LVS 检查三、设计过程：启动icfb1.建立自己的设计库2.用Virtuoso Schematic Composer 画电路图3. 在Analog Design Environment中进行电路仿真4. 用Virtuoso （XL）Layout Editer 画版图5. 利用diva 工具进行DRC检查，用dracula进行DRC和LVS验证。

四、实验步骤1.Cadence软件操作步骤：（1）.点击桌面虚拟机快捷方式图标；（2）.打开虚拟机（存放路径：F:\cadence）；（3）.启动虚拟机（4）.单击右键，Open Teminal,弹出终端对话框，输入Cadence启动命令icfb&(&是后台运行的意思)。

2.. 新建一个库建立自己的Design Lib第一步：CIW-> Tools-Library manager第二步：File-New弹出“New Library ”对话框，在“Name”项填写要建的design lib的名字，这里是“lesson1”，选择“Attach to an existing techfile”第三步：弹出”Attach Design Library to Technology File”对话框，在“Technology Library”中选择st023.新建一个电路图（1）File->New->Cellview（2）弹出“Create New File”对话框，“Library Name”项选择“lesson1”“Cell Name”项填入”inv”，“Tool”项选择”Composer-Schematic”“Tool”项确定后, 相应的“View Name”项会出现内容因而无需输入”，点击“OK”后就进入Virtuso Schematic。

Experiment one: inverter design●The purpose of the experiment1、Learning and mastering the cadence graphical input and simulation method;2、master the principle and design method of basic inverter;3、master inverter voltage transmission characteristic curve of VTC test method●Experimental contentThis experiment is mainly using cadence software to design a basic inverter, and the simulation tool analog artist (spectre) to test the inverter voltage transfer characteristic curve, and rendering and inverter layout verification●Experimental procedure1.The inverter principle drawing in the cadence environment asshown in the figure.2.Simulation of the voltage transfer characteristic curve of INV3.In the figure chosen to connect the input and output of the inverter wire simulation4.simulation result5.Output waveform6.Draw a CMOS inverter. Painting layout should be strictly following thedesign rules (tsmc0.25rule.pdf), that is, to meet the minimum spacing, minimum bounding, minimum extension, minimum width, etc.. The drawing process of inverter layout7.DRC（design rule check）Design rule checkExperimental summaryThrough the experiment, I learned how to use the cadence design of inverter circuit, and simulation, and also learn the drawing and inverter layout verification, make me have a more profound understanding of the circuit simulation. These experiences will benefit me in my study and work in the future.。

班级：XX姓名：XXX学号：XXXXXX指导老师：XXX实验日期：XXXX年XX月XX日一、实验目的1. 理解集成电路的基本组成和工作原理。

2. 掌握基本的集成电路设计方法，包括原理图设计、版图设计、仿真分析等。

3. 学习使用集成电路设计软件，如Cadence、LTspice等。

4. 通过实验加深对集成电路理论知识的理解，提高动手能力和问题解决能力。

二、实验内容本次实验主要包括以下内容：1. 原理图设计：使用Cadence软件绘制一个简单的CMOS反相器原理图。

2. 版图设计：根据原理图，使用Cadence软件进行版图设计，并生成GDSII文件。

3. 仿真分析：使用LTspice软件对设计的反相器进行仿真分析，测试其性能指标。

4. 版图与原理图匹配：使用Cadence软件进行版图与原理图的匹配，确保设计正确无误。

三、实验步骤1. 原理图设计：- 打开Cadence软件，选择原理图设计模块。

- 根据反相器原理，绘制相应的电路符号，包括NMOS和PMOS晶体管、电阻和电容等。

- 设置各个元件的参数，如晶体管的尺寸、电阻和电容的值等。

- 完成原理图设计后，保存文件。

2. 版图设计：- 打开Cadence软件，选择版图设计模块。

- 根据原理图，绘制晶体管、电阻和电容的版图。

- 设置版图规则，如最小线宽、最小间距等。

- 完成版图设计后，生成GDSII文件。

3. 仿真分析：- 打开LTspice软件，选择仿真模块。

- 将GDSII文件导入LTspice，生成对应的原理图。

- 设置仿真参数，如输入电压、仿真时间等。

- 运行仿真，观察反相器的输出波形、传输特性和功耗等性能指标。

4. 版图与原理图匹配：- 打开Cadence软件，选择版图与原理图匹配模块。

- 将原理图和版图导入匹配模块。

- 进行版图与原理图的匹配，检查是否存在错误或不一致之处。

- 修正错误，确保版图与原理图完全一致。

四、实验结果与分析1. 原理图设计：- 成功绘制了一个简单的CMOS反相器原理图，包括NMOS和PMOS晶体管、电阻和电容等元件。

cadence反相器反相器版图设计与仿真⼀．实验⽬的1.熟悉Hspice的⽤法以及⽹表的规则写法1.熟悉cadence软件的使⽤以及如何利⽤cadence画版图2.熟悉对版图DRC验证和lvs检查⼆.实验器材已安装Hspice和VWware软件的电脑，和虚拟机要有cadence软件三.实验内容1）反相器的电路仿真2）Layout的认识3）反相器Layout设计4）DRC验证5）LVS验证四.实验步骤1.写好反相器的⽹表如下*lab1 inv.sp.include 'hua05.sp'.global vdd gndM1 OUT IN VDD VDD PMOS W=20u L=0.6uM2 OUT IN GND GND NMOS W=10u L=0.6uV1 VDD GND 5V2 IN GND PULSE(0 5 0ns 0.5ns 0.5ns 5ns 10ns).OPTIONS POST.tran 0.01ns 60ns.end2.在Hspice软件上仿真，看波形图是否符合3.画出反相器版图，再进⾏DRC验证，得到必须为没有错误如下：4.在linux系统⾥拷贝bd07.lvs和inv.gds和inv.sp到test-inv⽂件夹⾥，修改⽹表⽂件名为inv.sp，以及bd07.lvs和bd07.lpe的⽂件，并执⾏：CIW－>File －>Export－>Stream…⽣成inv.gds⽂件5.进⾏lvs检查，终端代码如下：％LOGLVS％htv％case％cir /home/icer/test-inv/inv.sp (⽹表的路径)%:con inv （⽹表中单元名）%:exit_____________________________%PDRACULA%:/g /home/icer/test-inv/bd07.lvs (LVS规则⽂件名)%:/f%.//doc/92d3bc4fa300a6c30d229f0a.html6.检查上述⽣成lvsout⽂件，看原理图与版图是否匹配7.进⾏lpe检查，⽣成PRENENT.DAT⽂件，终端代码如下：%PDRACULA%:/g /home/icer/test-inv/bd07.lpe (LVS规则⽂件名)%:/f%.//doc/92d3bc4fa300a6c30d229f0a.html8.在windows下将PRENET修改成SP⽂件，然后打开⽂件将PM和NM修改成NMOS 和PMOS，保存9.编写HFZ.sp⽂件如下：* Lab1 inv.sp********* SPICE Library **************.include 'hua05.sp'.include 'PRENET.sp'*****************************************.global vdd gndX1 IN OUT PRENETV1 VDD GND 5V2 IN GND PULSE(0 5 0ns 0.1ns 0.1ns 5ns 10ns).OPTIONS POST.tran 0.01ns 60ns.end10.将hua05.sp 和PRENET.sp，INV.sp 和HFZ.sp拷贝到同⼀个⽂件夹⾥11.⽤Hspice打开HFZ.sp⽂件，分析，看波形图如下：五.实验总结本次实验对我受益匪浅，通过本次反相器的实验，我更加熟悉了Hspice 软件和cadence软件，熟悉了利⽤这两个软件来制作⽹表，版图，以及DRC 验证，lvs检查，lpe检查。

开始1、软件如下2、双击进入软件，点击connect，在Password中输入sd2013,点击OK。

3、显示桌面4、打开终端，即点击鼠标右键，选择open terminal5、在终端内输入pwd,即可显示当前工作目录。

ls 显示目录下的内容。

我们可以建立VLSI 文件夹，即输入mkdir VLSI；cd VLSI即进入VLSI文件夹；输入icfb & ,再点击回车，就会出现如图所示的CIW(Command Interpreter Window),即命令解释窗。

6、建新库，在库里面我们将画出反相器电路图、振荡器电路图和版图三个cell。

①在CIW中，点击File→New→Library...；②在New Library对话框内输入库名，例如ring_osc；并在Technology File 中选择第一项，compile a new techfile.，然后点击Browse,在打开的FILE Browser中的File中输入/tools/cadence/cds5141/tools.lnx86/dfII/samples/techfile,点击回车，下拉辐条，找到sample2003.tf，点击OK一路返回，将提示tf文件加载成功。

反相器篇7、建立新文件，先画反相器电路图①在CIW中，选File→New→Cell view...，＝＞“Create New File”对话框。

②在Library Name，选刚建的库zdq, ③在Cell Name中输入单元名，inv，④点击Tool文本区右端的按钮，出现下拉菜单。

选择Composer-Schematic，在View Name内自动生成Schematic。

⑤按OK键＝＞“Virtuoso Schematic Editing”(电路图编辑窗)。

8、加器件①选命令Add→Instance...<i>，出现“Add Instance”对话框。

画pmos1.画有源区（OD）3.6 62.画栅（POLy）上下扩出0.6u3.添加一个pselect层（PIMP）覆盖整个有源区0.6u，然后在外围画nwell，覆盖有源区1.8u4.衬底连接：pmos的衬底（nwell）必须连接vdd，画有源区1.2u 1.2u，外层覆盖nselect（NIMP）扩0.6u，最后将nwell拉长包裹。

布线pmos必须接到输入信号和电源上1.有源区（D and S）连接，在S and D区用contact孔画三个0.6 0.6矩形，间距1.5u2.用metal1画两个矩形覆盖S and D的contact，扩边0.3u3.为完成衬底连接，我们必须在衬底的有源区中间加个contact0.6 0.6 ，距离active区0.34.画电源的金属连线，宽3u5.metal1 vdd与D端连接nmos版图修改参数非门绘制，输入输出pmos和nmos以多晶硅为基准对其，poly拉长连接。

输入：为了与外部电路连接，我们需要用到metal2.但是poly不能与metal2直接相连，用到metal1.1.在两个mos管连接的poly上画一个0.6 0.6 的contact2.在这个contact上覆盖poly，扩0.3u3.在这个contact的左边画一个0.6 0.6的via，在其上覆盖metal2，扩0.3u4.用metal1连接via和contact，扩0.3u5.在两版图右边的metal1连接起来，然后放一个via，在via放metal2.6.7.1是contact 2是poly 3是metal1 4是via 或者直接把contact打在poly上然后用metal1连接。

打pinin out vdd vss 打在metal1 pin上。

一些规则。

集成电路版图设计实验报告学院：电气与控制工程学院班级: XXXXＸXXXXX 学号：ＸXＸXＸＸXX 姓名：XXXX完成日期：２015年1月22日一、实验要求1、掌握Lｉnux常用命令（cd、lｓ、ｐwｄ等)。

（1)ｃd命令。

用于切换子目录。

输入cd并在后面跟一个路径名,就可以直接进入到另一个子目录中；cｄ..返回根目录;cd返回主目录。

（2）ｌｓ命令。

用于列出当前子目录下所有内容清单。

(3)pwｄ命令。

用于显示当前所在位置。

2、掌握集成电路设计流程。

模拟集成电路设计的一般过程：(1)电路设计。

依据电路功能完成电路的设计。

（２)前仿真。

电路功能的仿真，包括功耗,电流，电压，温度,压摆幅,输入输出特性等参数的仿真。

（3)版图设计(Ｌａｙｏut)。

依据所设计的电路画版图。

一般使用Cadencｅ软件。

（4)后仿真。

对所画的版图进行仿真,并与前仿真比较，若达不到要求需修改或重新设计版图。

（5）后续处理。

将版图文件生成GDＳIＩ文件交予Fｏundry流片。

3、掌握Caｄence软件的使用（1）使用Ｃadence SchemａｔicＥdiｔoｒ绘制原理图。

（2）由Schematｉc产生symboｌ。

（3）在测试电路中使用AnａloｇEnｖirｏnｍent工具进行功能测试。

（4）使用Cａｄence Ｌａyout Editoｒ根据原理图绘制相应版图,以0.6umCＭOS设计规则为准。

（5）对所设计的版图进行DRC验证，查错并修改。

以PMOS为例，部分设计规则如下:(uｍ)Ｎ-Wｅｌl包含P+Actｉｖe的宽度:１.8MOＳ管沟道最小宽度:０．７5最小长度：0.6Ａctivｅ区伸出栅极Pｌoｙ的最小延伸长度:0．5Conｔaｃｔ最小尺寸：0．6＊０.６Coｎｔact与Contａｃｔ之间的最小间距:０.7Ａctｉve包最小尺寸Cｏntact的最小宽度：0.4 非最小尺寸Cｏntac ｔ的最小宽度：0．6Actｉve上的Contａｃｔ距栅极Poly1的最小距离:0.6Metal1包最小尺寸的Contact:０.3Mｅｔal１与Metａl１之间的最小间距:0.8二、实验内容1、CMＯS反相器设计（电路设计、仿真、版图设计、验证）2、CMOS传输门设计（电路设计、仿真、版图设计、验证)三、实验结果1、CMOＳ反相器（１）Ｓｃｈematｉｃ当输入端in输入高电平时,ＭOＳ管M１截止，M２导通，输出端o ｕｔ输出低电平。