基于FPGA的数字跑表设计

基于FPGA的数字跑表设计电子信息工程刘洋08240117 指导老师：吴蓉教授摘要数字跑表在体育竞赛中有着广泛的应用，用于测量较短且较精确的时间。

本文分析了体育用数字跑表的设计原理及设计的具体过程。

将数字跑表分为四个模块：分频模块、控制模块、计时模块和显示模块。

数字跑表由各个模块通过合理的连接关系来实现，各模块及跑表功能最终都由VHDL语言来描述。

通过VHDL语言编写一个具有“毫秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确至百分之一秒的计时。

数字跑表的显示可以通过编写数码管显示程序来实现，借助Altera公司开发的EDA工具MAX+plus Ⅱ作为编译、仿真平台，并利用七段数码数码显示时间。

关键词：跑表；VHDL语言；MAX+plus Ⅱ一、设计的背景20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。

在这高速发展的当今世界，时间对人们来说无疑是极其宝贵的，时间就是金钱。

随着人们各方面素质的提高，不仅科学领域得到了飞速发展，运动员们都朝着“更快，更远，更强”的目标努力，特别是一些短跑比赛，要求计时器要足够精确。

这就体现了本课设的研究课题数字跑表。

本设计采用的VHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强，因此在实际应用中越来越广泛。

ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器。

而FPGA是特殊的ASIC芯片，与其他的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。

二、设计的内容通过分析设计题目中数字跑表的功能，我查阅了相关书籍和资料，思考数字跑表主要需在EDA软件平台上利用硬件描述语言VHDL语言设计,以MAX+PLUS II软件作为开发平台,进行数字跑表各模块设计思路和大体的设计流程并进行了程序仿真。

摘要近年来，科学技术发展飞速，人们的生活质量也不断提高。

传统的时钟已经无法满足现代人的生活要求。

多功能数字钟无论在形态还是在性能上都改变了原有的风格。

本次设计基于原始的数字钟，在此基础上增加了诸项功能。

不仅具备时，分，秒计数功能，另外增加了校时功能，整点报时功能，闹钟功能以及数字跑表功能。

设计中采用了EDA技术，使用硬件描述语言Verilog HDL对各大功能模块的逻辑功能进行代码编写。

于QuartusII软件环境下，采用层次化设计与模块化设计的方法，由各个功能模块连接建立顶层图，构成基于FPGA的多功能数字钟。

设计实验板的主芯片为EP3C25Q240C8，多功能数字钟由分频器模块，时钟计数模块，校时控制模块，闹钟模块，整点报时与音乐演奏模块，数据选择模块，译码显示模块，按键去抖动模块和数字跑表模块构成。

经过程序编译和模块仿真，在实验板上下载验证，该系统可以完成时，分，秒的正常显示，通过按键切换功能模式，进入闹钟时间设定，校时，数字跑表模式。

可以手动调整时间，设定闹钟及数字跑表计时。

关键词：FPGA；Verilog HDL；数字钟；THE DIGITAL CLOCK WITH STOPWATCH FUCTIONABSTRACTIn recent years, the rapid development of science technology, quality of life is also rising. Traditional clock has been unable to meet the requirements of modern life. Both in the form of multi-function digital clock or in the performance has changed the original style.The design is based on the original digital clock, on the basis of it increased various functions. Not only have the time, minutes, seconds count function, also add the function of adjusting time, the whole point timekeeping function, alarm function and digital stopwatch functions. EDA technology used in the design, using Verilog HDL hardware description language for logic functions in major functional modules of code to write. Under Quartus II software environment, using hierarchical design methods and modular design, the top chart established by the various functional modules connecting each other, constitute FPGA-based multifunctional digital clock.The main system chip of design experiment board is EP3C25Q240C8, multifunctional digital clock is composed of the divider module, the clock counting module, the adjust time control module, the alarm module, the whole point timekeeping and music module, the data selection module, the decoding module, the key to jitter module and digital stopwatch module. After the program compiled and module simulation, download on the breadboard validation, The system can complete hours, minutes, seconds display properly, through the key switch function mode, enter the alarm time setting, adjustment time, digital stopwatch mode. You can adjust the time manually, set the alarm and digital stopwatch timer.Keywords：FPGA；Verilog HDL；Digital clock；目录摘要 (i)ABSTRACT ............................................................... i i 第一章绪论 . (1)1.1 基于FPGA数字钟的背景和意义 (1)1.2 课题的研究方法和相关技术的发展 (1)1.3 本文的研究目的和主要研究内容 (2)第二章 FPGA简介 (3)2.1 FPGA的原理与基本结构 (3)2.2 FPGA设计流程 (3)第三章 Quartus II 简介 (4)第四章数字钟总体设计方案 (5)4.1数字钟的基本构成 (5)4.2数字钟的工作原理 (5)第五章数字钟的具体设计流程 (6)5.1 本设计的顶层图 (6)5.2 分频模块 (6)5.3 按键去抖动模块 (7)5.4 时钟模块 (8)5.4.1 模式切换功能 (9)5.4.2 时钟计数功能 (9)5.4.3 校时控制功能 (10)5.4.4 闹钟设定功能 (10)5.4.5 数字跑表功能 (11)5.5 数据选择模块 (11)5.6 译码显示模块 (13)5.7 闹钟音乐模块 (14)5.8 整点报时与音乐演奏模块 (15)结束语 (17)致谢 (18)参考文献 (19)附录A FPGA器件EP3C25_V5电路板 (21)附录B 本设计使用的EP3C25_V5管脚配置文件 (22)程序源代码 (23)第一章绪论1.1 基于FPGA数字钟的背景和意义现今的电子产品要求功能要多样，体积越小越好，且功耗应达到最低[1]。

fpga跑表课程设计一、课程目标知识目标：1. 理解FPGA的基本原理，掌握跑表设计的基础知识；2. 学会使用硬件描述语言（如VHDL/Verilog）进行FPGA设计；3. 掌握跑表设计的时序逻辑和组合逻辑，并能够运用到实际设计中；4. 了解FPGA设计中时钟信号的重要性，学会合理分配时钟资源。

技能目标：1. 能够运用所学知识，独立完成FPGA跑表的设计与仿真；2. 培养学生的实际操作能力，提高问题分析和解决能力；3. 学会使用相关软件工具（如Quartus、Vivado等）进行FPGA设计；4. 培养学生的团队协作能力，提高项目完成效率。

情感态度价值观目标：1. 培养学生对电子设计及FPGA技术的兴趣，激发创新意识；2. 培养学生严谨、认真的学习态度，养成良好的学术道德；3. 引导学生关注社会发展，认识到FPGA技术在现代科技中的重要性；4. 培养学生克服困难的意志，提高面对挑战的自信心。

本课程针对高年级学生，结合学科特点，注重理论与实践相结合。

通过本课程的学习，使学生能够掌握FPGA跑表设计的核心知识，提高实际操作能力，培养学生的创新意识和团队协作精神，为今后从事相关领域工作打下坚实基础。

二、教学内容1. FPGA基础知识：- FPGA原理与结构；- 硬件描述语言基础（VHDL/Verilog）；- 常用FPGA开发工具介绍。

2. 跑表设计原理：- 跑表功能需求分析；- 时序逻辑与组合逻辑设计；- 时钟信号分配与设计。

3. FPGA跑表设计实践：- 设计流程与方法；- 代码编写与仿真；- FPGA配置与测试。

4. 教学大纲安排：- 第一周：FPGA原理与硬件描述语言基础；- 第二周：跑表设计原理与时序逻辑设计；- 第三周：组合逻辑设计及时钟信号分配；- 第四周：FPGA跑表设计实践与项目指导；- 第五周：项目验收与评价。

教学内容关联教材章节：- 第一章：FPGA原理与结构；- 第二章：硬件描述语言基础；- 第三章：数字电路设计；- 第四章：FPGA设计实例。

基于Verilog语言的数字跑表电路设计作者：黄轶文贺哲明袁申牟晨淏刘立波来源：《电脑知识与技术》2019年第07期摘要：为实现体育比赛中的计时功能，以Verilog语言为基础设计了包含分频、计时显示三大主要模块。

实现设计是通过Quartus II软件，以Verilog语言为基础，在FPGA芯片装置上实现功能的验证以及功能的良好。

关键词：原理；设计；实验原理中图分类号：TP393 文献标识码：A文章编号：1009-3044（2019）07-0240-02通过FPGA实现电路设计制作用于比赛的数字跑表，实验设计的主要功能是通过两个按键来控制跑表的开始以及结束，还包含清零、复位按键用来设置跑表的初始零状态，最后就是暂停/开始按键，再清零控制按键无效的时候，按一下暂停/开始计时器开始计时，再按一次则计时器停止，再按一下则继续开始计时。

1 原理FPGA具有静态可重复编程或在线动态重构的特性，使硬件的功能可向软件一样通过变编程来修改不仅设计修改和产品升级方便，而且极大地提高了电子系统的灵活性和通用性。

本实验设计正是运用了这一特点十分便利的实现所需功能。

实验包含三大部分：第一是分频器，分频器是为计时器模块提供可用时钟的模块，它可以将固定的时钟频率分成实验所需要的任意时钟频率。

第二是计数器，计时器模块是本实验设计的核心，通过Verilog语言编写可以轻松实现计数器功能。

最后是显示模块，显示模块是通过七段显示数码管显示时间。

2 总体设计3 详细设计3.1 设计要求1）跑表的计时范围为0.01s—59min59.99s，计时精度为10ms；2）具有异步清0，启动，计时和暂停功能；3）输入时钟频率为100Hz；4）数字跑表的输出能够直接驱动共阳极7段数码管显示。

3.2 流程图3.3 实验原理通过EDA软件使用Verilog语言完成编程各模块的程序设计，制作分频、计时、显示模块。

首先是分频器是为计时器模块提供可用时钟的模块，它可以将固定的时钟频率分成实验所需要的任意时钟频率。

电子科技大学《现代电子技术综合实验》实验报告实验题目基于FPGA的数字跑表设计姓名xxx学号xx学院通信与信息工程学院专业通信工程指导老师陈学英指标1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD 七段数码管显示读数。

显示格式：扩展功能：按键消抖选手分时显示要求(1) 设计出符合设计要求的解决方案(2) 设计出单元电路(3) 利用EDA 软件对各单元电路及整体电路进 行仿真(4) 在开发板上实现设计(5) 撰写设计报告分 秒 0.01秒设计方框图单元电路划分计数器分频器使能控制器（开关，复位等以设置到计数器中，没有单独设计模块，特此说明下）扫描显示控制器各单元电路设计计数器程序中本应该采用写一个六进制和十进制的计数器，然后采用画图的方法实现总计数器的设计（即采用两个六进制计数器和四个十进制计数器），本实验中采用了直接对总的计数器进行总体描述来实现（因为编写相对简单，不易处错误）。

用了一个特别长的一大串if内嵌套if进行处理。

同时，里面直接写了开始和复位的功能，相当于把使能模块并入其中。

削抖原理在按键按下一次时会有如下的毛刺信号，这个毛刺信号持续时间虽然只有1-3ms，但是这对于硬件来说，还是很长的，最关键的是，会产生很多个下降沿和电平触发。

所以必须对其进行处理，否则在按键按下一次后，run/stop 会反转多次。

消抖方法分为硬件消抖和软件延时消抖。

在FPGA 中可以定义三个D 触发器，进行硬件3ms 消抖（时间可以根据实际情况而定）。

代码如下：module myroad(i nput clk100,//100hz时钟input clk1000,//1000hz时钟input reset,//复位键input key,//开始停止按键output reg [3:0] num0,//跑表的最低位output reg [3:0] num1,//跑表的第2位output reg [3:0] num2,//跑表的最3位output reg [3:0] num3,//跑表的最4位output reg [3:0] num4,//跑表的最5位output reg [3:0] num5//跑表的最6位);reg keyout,run;//key的衍生内部信号reg clr,dout1,dout2,dout3,do1,do2,do3;//reset的内部衍生信号，以及6个消抖的内部变量initial beginnum0<=0;num1<=0;num2<=0;num3<=0;num4<=0;num5<=0;run<=1;clr<=1;dout1<=1;dout2<=1;dout3<=1;do1<=1;do2<= 1;do3<=1;keyout<=1;End//赋初值，居然是被允许的，还是ISE比quarters要宽松一些。

基于FPGA的数字跑表设计报告姓名：学号：指导老师：***摘要：本文详细介绍了数字秒表的设计指标，设计思路，设计方案，系统电路设计，系统单元模块设计，系统硬件实现与测试的结果。

一 引言 科技高度发展的今天，集成电路和计算机应用得到了高速发展。

尤其是计算机应用的发展。

它在人们日常生活已逐渐崭露头角。

大多数电子产品多是由计算机电路组成，如：手机、mp3等。

而且将来的不久他们的身影将会更频繁的出现在我们身边。

各种家用电器多会实现微电脑技术。

电脑各部分在工作时多是一时间为基准的。

本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。

秒表在很多领域充当一个重要的角色。

在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验。

他们对时间精确度达到了几纳秒级别。

二 项目任务与设计思路 本项目的任务是掌握使用VHDL 语言的设计思想；熟悉ise 软件的使用；了解XILINX 学生EDA 实验板。

了解 EDA 技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。

在掌握所学的计算机组成与结构课程理论知识时。

通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决 计算机技术实际问题的能力。

通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。

项目任务与设计思路本项目的指标：1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD 七段数码管显示读数。

显示格式：三 基于VHDL 方法设计方案 VHDL 的设计流程主要包括以下几个步骤：1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL 编辑环境。

通常VHDL 文件保存为.vhd文件2.功能仿真：将文件调入HDL 仿真软件进行功能仿真，检查逻辑功能是否正确。

3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。

0 引言在科技高度发展的今天，随着大规模集成电路和计算机的发展，现代电子设计的方法与技术也在不断发生变化。

目前，比较有效的电子设计方法是将板卡设计、可编程逻辑设计和软件开发融合在一起。

而且，计算机的应用与发展已经在人们的日常生活中逐渐崭露头角。

大多数电子产品多是由计算机电路组成，本次设计的课题就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字跑表。

跑表是体育比赛中常用的计时仪器，所以对时间的精确度很高。

1 系统设计1.1 总体设计基于前面的分析，课题数字跑表设计由FPGA器件完成按键控制、数字的显示等核心数字电路的功能。

设计数字跑表，令它通过两个按键来控制计时的开始和结束，一个是清0控制按键，用于设置跑表为初始零状态；另一个是开始/停止控制按键，在清0控制按键无效的时候，按一下开始/停止键则计时器开始计时，再按一下则暂停计时，再按一下则继续计时。

数字跑表总体设计框图如图1所示。

1.2 各部分模块设计根据此设计流程，我们可以将数字跑表的设计分为三个主要部分：（1）分频首先根据FPGA器件的基础时钟，进行时钟的设计，将器件自带的时钟频率进行分频，分频成为课题数字跑表所需的时钟信号，课题要求输入时钟频率为100Hz，100Hz=0.01s，使其满足数字跑表计时精度为10ms的要求，我们已知的FPGA器件上自带的时钟信号为50MHz。

图1 数字跑表的流程框图（2）控制根据要求数字跑表要具有控制功能，通过两个按键控制，一个为清零控制按键，控制异步清零，和启动功能，用于设置跑表为初始零状态，另一个按键为开始/停止按键，控制数字跑表的启动和停止，按一下开始/停止键则计时器开始计时，再按一下则暂停计时，再按一下则继续计时。

（3）显示最后一步，对所得的数据进行处理，并将其显示。

由显示的时分秒用7段数码管显示出来。

将三个部分整合起来放在index, design idea, design scheme, circuit design of the system, design of the corresponding module of the system, system hardware implementation and test results.Keywords: digital stopwatch;FPGA;Verilog HDL language始/暂停按键）输出信号:MSH,MSL,SH,SL,MH,ML（7段数码管）分频部分器件图如图4所示。

本科毕业论文基于FPGA的数字跑表设计Digital stopwatch design based on FPGA学院名称：电子信息与电气工程学院专业班级：电子信息工程（专升本）2013级2015年5月毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。

尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得安阳工学院及其它教育机构的学位或学历而使用过的材料。

对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。

作者签名：日期：指导教师签名：日期：使用授权说明本人完全了解安阳工学院关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。

作者签名：日期：目录摘要...................................................... Abstract ....................................................引言......................................................第一章绪论................................................1.1 设计背景与意义................................................1.2 跑表的发展趋势................................................第二章实验的软件环境.......................................2.1 MAX+plusⅡ软件................................................2.2 VHDL语言......................................................第三章跑表的设计...........................................3.1跑表的方案选择.................................................3.2跑表的程序流程图 ...............................................3.3顶层设计与VHDL源代码 ..........................................3.3.1顶层实体设计及VHDL源代码 ....................................3.3.2顶层结构体的设计 .............................................3.4跑表的各个模块分析 .............................................3.4.1键输入模块...................................................3.4.2时钟分频模块.................................................3.4.3控制模块.....................................................3.4.4跑表计时模块.................................................3.4.5跑表显示模块.................................................3.5仿真结果.......................................................结语.......................................................致谢.......................................................参考文献....................................................附录A 管脚引用表............................................附录B 跑表的程序代码........................................基于FPGA的数字跑表设计摘要：本数字跑表用于检测需要准确计时或计时场合较为精确且比较精密的环境中。