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攀枝花学院专科毕业设计（论文）摘要摘要技术的实现依赖于高速、高性能的数字器件，选用现场可编程器件FPGA作为目标器件，可利用其高速、高性能及可重构性，根据需要方便地实现各种比较复杂的调频、调相和调幅功能。
本设计给出了基于FPGA芯片的直接数字频率合成器（DDS）的设计方法。
因为微电子技术的不断发展，开发者能很容易地将整个应用系统实现在一片FPGA 中，从而实现片上系统（SoC）。
因此，用FPGA实现DDS就有了更广泛的现实意义，并在现代通信系统中具有良好的实用性。
本设计在介绍DDS工作原理的基础上，运用EDA技术，使用FPGA来实现一个DDS，频率控制字和相位控制字由凌阳单片机来完成。
关键词：直接数字频率合成器，现场可编程门阵列（FPGA），相位累加器，数/模转换器，凌阳单片机I攀枝花学院专科毕业设计（论文）ABSTRACTABSTRACTThe realization of technology depends on the high-speed , high-performance digital device, select to use on-the-spot programming device FPGA as the goal device, it can utilize its high speed , high performance and can reconstructing,it last various complicated frequency modulation, last looks and amplitude modulation function according to need conveniently. Originally design the design method to provide direct digital frequency synthesizer (DDS ) based on FPGA chip. Because of the constant development of the microelectric technique, the developer can employ the system to realize in a slice of FPGA entirely very much easily , thus it is systematic (SoC ) to realize on slice. So realize with FPGA DDS have extensive realistic meaning , and have good practicability in the modern communication systems.Originally design on the basis of introduction DDS operation principle, use EDA technology , use FPGA to realize one DDS, frequency control word and phase place control word finish by Ling Yang one-chip computer.Keywords:Direct Digital Frequency Synthesizer, FPGA, Phase Addition, DAC,SPCE061A.II目录摘要 (Ⅰ)ABSTRACT (Ⅱ)1绪论 (1)1.1课题背景 (1)1.2发展方向 (1)2方案设计与论证 (2)2.1方案设计 (2)2.2方案论证 (2)3 模组简介 (3)3.1 凌阳单片机介绍 (3)3.1 .1凌阳单片机61板简介 (3)3.1.2 SPCE061A单片机简介 (4)3.2.现场可编程门阵列（FPGA）简介 (7)3.3 VHDL简介 (8)3.3.1概述 (8)3.3.2 HDL的种类 (9)3.3.3 VHDL语言开发环境和硬件平台 (10)3.3.4 VHDL 程序结构 (10)3.４DAC 0832及应用 (11)3.４.1 DAC的内部结构 (11)3.４.2 DAC 0832的基本工作方式 (12)3.５滤波电路 (14)3.５.1、初步定义 (14)3.５.2、有源滤波电路的分类 (14)3.５.3、一阶有源滤波电路 (15)3.５.4、二阶有源滤波电路 (16)3.６ DSP简介 (16)4 DDS的工作原理 (18)4.1 DDS基本原理 (18)4.2 DDS的FPGA实现设计 (18)5 系统软件设计 (21)5.1系统控制部分 (21)5.2 按键控制部份 (25)5.３调试 (26)6 结论 (28)参考文献 (29)附录：部分元器件清单 (30)致谢 (31)1 绪论1.1课题背景1971年，美国学者J.Tierncy、C.M.Reader和B..Gold提出了以全数字技术从相位概念出发直接合成所需波形的一种新的频率合成原理。
基于FPGA平台的数字频率合成器的设计和实现数字频率合成技术是一种实现高精度频率合成的方法，具有广泛应用价值。
在数字频率合成中，FPGA是一种非常重要的平台，能够实现高速、高精度、可编程的数字频率合成。
本文将介绍基于FPGA平台的数字频率合成器的设计和实现。
一、FPGA简介FPGA是一种可以编程的数字集成电路，具有非常灵活的可编程性。
FPGA中包含了大量的逻辑单元、存储单元和输入输出接口，可以通过编程实现各种数字电路功能。
FPGA具有高速、高度集成、低功耗等优点，在数字电路的设计和实现中得到了广泛应用。
二、数字频率合成的基本原理数字频率合成是通过一组特定的频率合成器和相位加法器来合成所需要的频率。
首先，将参考频率和相位加法器连接起来，形成一个频率合成器。
然后，将输出频率与参考频率的比例进行数字控制，并将输出频率的相位与参考频率相位进行加法计算，最终输出要求的频率。
三、数字频率合成器的设计1. 参考频率生成模块参考频率生成模块是数字频率合成器的核心模块。
参考频率一般使用晶振作为输入信号，并通过频率除和锁相环等技术来产生高精度的参考频率。
在FPGA中，可以使用PLL、DCM等IP核来实现参考频率的生成。
2. 分频器分频器是将参考频率转化为所需的输出频率的模块，一般使用计数器实现。
在FPGA中，可以使用计数器IP核或使用Verilog等HDL语言来实现。
3. 相位加法器相位加法器用于将输出频率的相位和参考频率的相位相加。
在FPGA中，可以使用LUT（查找表）实现相位加法器。
4. 控制单元控制单元用于控制数字频率合成器的各个模块，并实现与外部设备的接口。
在FPGA中，可以使用微处理器或FPGA内部逻辑来实现控制单元。
四、数字频率合成器的实现数字频率合成器的实现需要进行数字电路设计和FPGA编程。
一般来说，可以采用Verilog或VHDL等硬件描述语言进行FPGA编程，实现各个模块的功能。
数字电路设计过程中，需要考虑到功耗、面积和时序等问题，同时需要进行仿真和验证。
第27卷第6期增刊 2006年6月仪 器 仪 表 学 报Chinese Journal of Scientific InstrumentVol.27No.6J une.2006 基于FPGA 的直接数字频率合成器的设计董国伟 李秋明 赵强 顾德英 汪晋宽(东北大学秦皇岛分校 秦皇岛 066004)摘 要 本文介绍了直接数字频率合成器(DDS )的基本组成及设计原理,给出了基于FP GA 的具体设计方案及编程实现方法。
仿真结果表明,该设计简单合理,使用灵活方便,具有良好的性价比。
关键词 直接数字频率合成器(DDS )FP GA 性价比Design of direct digital frequency synthesizer based on FPGADong Guowei Li Qiuming Zhao Qiang Gu Deying Wang Jinkuan(N ortheastern Universit y at Qinhuang dao ,Qinhuang dao 066004,China )Abstract The struct ure and principles of Direct Digital Frequency Synt hesizer is introduced.Also a detailed design and t he met hod of program realization based on FP GA are introduced.The result of simulation shows t hat t he design is simple and feasible ,convenient and flexible.Ratio for quality to price is high.K ey w ords direct digital frequency synt hesizer (DDS ) FP GA quality to price1 引 言直接数字频率合成器(简称DDS )是一种将直接合成所需波形的新的频率合成器,它具有频率分辨率高、相对带宽宽、转换速度快及相位噪声低的优点。
基于FPGA的直接数字频率合成器设计王元华【摘要】本文将FPGA器件和DDS技术相结合,确定了FPGA器件的整体设计方案。
笔者利用FPGA器件规模大、设计灵活方便的特点,分析研究了用FPGA器件实现DDS系统的方法,并对其关键技术进行了优化处理,采用流水线结构的相位累加器设计和FPGA内嵌的波形存储器设计,在Quartus II软件中采用基于硬件描述语言（VHDL）的自顶向下的设计方法来完成仿真实验。
%Combining the FPGA device with the DDS technology,the design scheme of the FPGA device is described in this paper.The FPGA device has the features of large in scale and design flexible,the method of implementing DDS system based on the FPGA device is analyzed,and the key technology is optimized,including pipeline structures of phase accumulator and the embed waveform memory of FPGA.The simulation experiment is completed using VHDL with the top-down design methods in Quartus II software.【期刊名称】《电气电子教学学报》【年(卷),期】2012(034)005【总页数】3页(P52-54)【关键词】DDS;FPGA;仿真【作者】王元华【作者单位】齐鲁师范学院物理系,山东济南250200【正文语种】中文【中图分类】TN741直接数字频率合成或DDS(Direct Digital Frequeney Synthesis)技术是近年发展起来的一种新的频率合成技术［1］。
基于FPGA的直接数字频率合成器的设计和实现摘要介绍了利用的器件150实现直接数字频率合成器的工作原理、设计思想、电路结构和改进优化方法。
关键词直接数字频率合成现场可编程门阵列直接数字频率合成,即，一般简称是从相位概念出发直接合成所需要波形的一种新的频率合成技术。
目前各大芯片制造厂商都相继推出采用先进工艺生产的高性能和多功能的芯片其中应用较为广泛的是公司的985系列，为电路设计者提供了多种选择。
然而在某些场合，专用的芯片在控制方式、置频速率等方面与系统的要求差距很大，这时如果用高性能的器件设计符合自己需要的电路就是一个很好的解决方法。
1是公司着眼于通信、音频处理及类似场合的应用而推出的器件芯片系列，总的来看将会逐步取代10系列，成为首选的中规模器件产品。
它具有如下特点11采用查找表和嵌入式阵列块相结合的结构，特别适用于实现复杂逻辑功能存储器功能，例如通信中应用的数字信号处理、多通道数据处理、数据传递和微控制等。
2典型门数为1万到10万门，有多达49152位的每个有4096位。
3器件内核采用25电压，功耗低，能够提供高达250的双向功能，完全支持33和66的局部总线标准。
4具有快速连续式延时可预测的快速通道互连；具有实现快速加法器、计数器、乘法器和比较器等算术功能的专用进位链和实现高速多扇入逻辑功能的专用级连接。
150具有典型门数50000门，逻辑单元2880个，嵌入系统块10个，完全符合单片实现电路的要求。
因此采用它设计电路，设计工具为的下一代设计工具软件。
范文先生网收集整理1电路工作原理图1所示是一个基于的电路的工作原理框图。
的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。
电路一般包括基准时钟、频率累加器、相位累加器、幅度相位转换电路、转换器和低通滤波器。
基于FPGA的直接数字频率合成器
李运升
【期刊名称】《电子制作》
【年(卷),期】2014(0)6
【摘要】在设计信号发生器时，采用通用数字电路元件设计电子线路的方法具有很多的缺点，比如移植性差、周期长和成本高等。
在本文中，运用了EDA技术对电路进行了设计，所使用的信号发生器输出信号的频率分布在20Hz～20KHz之间，幅度的峰-峰值范围分布在0.3V～5V的范围之间，而两路信号之间的相位差则分布在0°～359°之间。
本文主要研究分析了基于FPGA的直接数字频率合成器(DDS)的性能。
运用设置多组累加器初值(K1)和初始相位值(K2)，就能够获得调节两路相同频率在正弦信号条件下的相位差，从而得出相对应的频率和幅值、相位的具有一定可调性的正弦波信号，然后就可利用MAX+plusI 进行演示，从而得出模拟的结果。
【总页数】2页(P14-14,4)
【作者】李运升
【作者单位】胜利石油工程有限公司钻井工艺研究院随钻测控技术研究所山东东营 257017
【正文语种】中文
【相关文献】
1.基于 Parallel -CORDIC 的高精度高速度直接数字频率合成器的 FPGA 实现 [J],
2.基于FPGA的直接数字频率合成器设计 [J], 胡鹏飞;沈力;韩锋
3.基于FPGA的直接数字频率合成器的设计 [J], 平淞元;
4.基于FPGA的直接数字频率合成器的设计 [J], 平淞元
5.基于FPGA的直接数字频率合成器 [J], 杨雪;陈雪勇
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《基于FPGA的PLL+DDS的频率合成器》篇一一、引言随着电子技术的不断发展，频率合成器在通信、雷达、测距等众多领域扮演着越来越重要的角色。
为了满足日益增长的高频、高精度、高稳定性的需求，基于FPGA（现场可编程门阵列）的PLL（锁相环）+DDS（直接数字频率合成器）的频率合成器逐渐成为研究热点。
本文将详细介绍基于FPGA的PLL+DDS的频率合成器的设计原理、实现方法及其应用优势。
二、设计原理1. PLL原理PLL是一种闭环控制系统，通过比较输入信号与内部产生的参考信号的相位差，自动调整输出信号的相位和频率，使其与输入信号保持同步。
在频率合成器中，PLL用于提供稳定的参考频率。
2. DDS原理DDS是一种数字信号处理方法，通过将所需的信号进行数学运算后存储在数字存储器中，再由数模转换器（DAC）转换成实际模拟信号输出。
在频率合成器中，DDS主要用于实现宽范围的频率变化。
3. FPGA的作用FPGA具有高度的可编程性和并行处理能力，可以实现对PLL和DDS的控制和优化。
通过FPGA，可以实现对频率合成器的快速配置和灵活调整，以满足不同应用的需求。
三、实现方法1. 硬件设计基于FPGA的PLL+DDS的频率合成器硬件设计主要包括FPGA芯片、PLL模块、DDS模块、数模转换器（DAC）等部分。
其中，FPGA芯片负责整个系统的控制和数据处理；PLL模块提供稳定的参考频率；DDS模块实现宽范围的频率变化；DAC将数字信号转换成实际模拟信号输出。
2. 软件设计软件设计主要包括FPGA的编程和控制逻辑设计。
通过编写FPGA程序，实现对PLL和DDS的控制和优化，以及与外部设备的通信和数据传输。
此外，还需要进行算法设计和仿真验证，以确保系统的稳定性和可靠性。
四、应用优势1. 高精度和高稳定性基于FPGA的PLL+DDS的频率合成器具有高精度和高稳定性的特点，可以满足各种高精度应用的需求。
通过PLL和DDS 的结合，可以实现精确的频率控制和调整，同时通过FPGA的控制和优化，可以进一步提高系统的稳定性和可靠性。
《基于FPGA的PLL+DDS的频率合成器》篇一一、引言随着通信技术的飞速发展，频率合成器作为电子系统中的关键部件，其性能和稳定性直接影响到整个系统的性能。
本文将详细介绍一种基于FPGA（现场可编程门阵列）的PLL（锁相环）+DDS（直接数字合成器）的频率合成器，并对其设计原理、实现方法及性能优势进行深入探讨。
二、PLL+DDS频率合成器的工作原理PLL+DDS频率合成器通过将PLL与DDS结合，利用两者的优势来达到高精度、高稳定性的频率输出。
PLL模块主要负责跟踪和生成参考频率，而DDS模块则能够快速生成多种频率的波形。
FPGA作为核心控制器，负责协调PLL和DDS模块的工作，实现频率的合成和输出。
三、设计实现1. 硬件设计在硬件设计方面，PLL+DDS频率合成器主要包含FPGA、PLL模块、DDS模块以及输出电路等部分。
其中，FPGA作为核心控制器，负责协调整个系统的运行。
PLL模块采用高精度的锁相环电路，以实现稳定的参考频率输出。
DDS模块则采用数字方式生成多种频率的波形。
2. 软件设计在软件设计方面，需要编写FPGA的程序代码来实现对PLL 和DDS模块的控制。
通过配置FPGA的IO口，实现对PLL和DDS模块的驱动和控制。
同时，还需要编写相应的算法程序，以实现频率的合成和输出。
四、性能优势基于FPGA的PLL+DDS频率合成器具有以下优势：1. 高精度：PLL和DDS的结合使得频率合成器具有高精度的频率输出。
2. 高稳定性：通过PLL模块的锁相环电路，可以实现稳定的参考频率输出，从而提高整个系统的稳定性。
3. 快速响应：DDS模块采用数字方式生成波形，具有快速响应的特点，可以快速调整输出频率。
4. 灵活性：FPGA的可编程性使得频率合成器具有很高的灵活性，可以方便地实现多种功能的扩展和升级。
五、应用领域基于FPGA的PLL+DDS频率合成器在通信、雷达、电子测量等领域具有广泛的应用。
例如，在通信系统中，它可以为基站提供稳定的射频信号；在雷达系统中，它可以为雷达提供精确的扫描频率；在电子测量领域，它可以用于信号源的生成和测试等。
基于FPGA的直接数字频率合成器的设计和实现
概述
直接数字频率合成技术(Direct Digital Frequency Synthesis,即DDFS,一般简称DDS)，是从相位概念出发直接合成所需要波形的一种新的频率合成技术。
目前各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能、多功能的DD S芯片,为电路设计者提供了多种选择。
然而在某些场合，专用DDS芯片在控制方式、置频速率等方面与系统的要求差距很大，这时如果用高性能的FPGA器件来设计符合自己需要的DDS电路，就是一个很好的解决方法。
ACEX 1K器件是Altera公司着眼于通信、音频处理及类似场合的应用而推出的芯片系列,总的来看将会逐步取代FLEX 10K 系列，成为首选的中规模器件产品。
它具有如下优点：
* 高性能。
ACEX 1K器件采用查找表(LUT)和EAB(嵌入式阵列块)相结合的结构，特别适用于实现复杂逻辑功能和存储器功能，例如通信中应用的DSP、多通道数据处理、数据传递和微控制等。
* 高密度。
典型门数为1万到10万门，有多达49,152位的RAM(每个EAB有4,096位RAM)。
* 系统性能。
器件内核采用2.5V电压，功耗低，能够提供高达250MHz的双向I/O功能，完全支持33MHz和66MHz 的PCI局部总线标准。
* 灵活的内部互联。
具有快速连续式、延时可预测的快速通道互连；能提供实现快速加法器、计数器、乘法器和比较器等算术功能的专用进位链和实现高速多扇入逻辑功能的专用级联链。
本次设计采用的是ACEX EP1K50,典型门数50000门，逻辑单元2880个,嵌入系统块10个，完全符合单片实现DDS 电路的要求。
设计工具为Altera的下一代设计工具Quartus软件。
DDS的工作原理
和电路结构
图1所示是一个基本的DDS电路工作原理框图。
DDS以数控振荡器的方式，产生频率、相位可控制的正弦波。
电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器(LPF)。
其中：
* 频率累加器对输入信号进行累加运算，产生频率控制数据或相位步进量。
* 相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。
* 幅度/相位转换电路实质是一个波形存储器，以供查表使用。
读出的数据送入D/A转换器和低通滤波器。
具体工作过程如下：
每来一个时钟脉冲，N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的输入端。
累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器
在下一时钟的作用下继续与频率控制数据X相加；另一方面将这个值作为取样地址值送入幅度/相位转换电路(即图1中的波形存储器)，幅度/相位转换电路根据这个地址值输出相应的波形数据。
最后经数/模转换和低通滤波器将波形数据转换成所需要的模拟波形。
相位累加器在基准时钟的作用下，进行线性相位累加，当相位累加器累加满量时就会产生一次溢出，这样就完成了一个周期，这个周期也就是DDS合成信号的一个频率周期。
DDS输出信号的频率由式(1)给定：
=(X/Y)×(1)
例如，我们假定基准时钟为70 MHz,累加器为16位，则：
Y=216= 65,536
=70MHz
再假定X=4096,则：
=4096/65,536×70
=4.375MHz
可见，理论上通过设定DDS相位累加器位数频率控制字X和基准时钟的值，就可以产生任一频率的输出。
而DDS的频率分辨率定义为：
/ Y (2)
由于基准时钟一般固定，因此相位累加器的位数就决定了频率分辨率。
比如上面的例子中，相位累加器为16位，那么频率分辨率就可以认为是16位。
位数越多，分辨率越高。
利用FPGA(ACEX EP1K50)
设计DDS
在用FPGA设计DDS电路的时候，相位累加器是决定DDS性能的一个关键部分。
小的累加器可以利用ACEX器件的进位链得到快速、高效的电路结构。
然而由于进位链必须位于临近的LAB(逻辑阵列块)和LE(逻辑单元)内，因此长的进位链势必会减少其它逻辑使用的布线资源，同时过长的进位链也会制约整个系统速度的提高。
另一种提高速度的办法就是采用流水线技术，即把在一个时钟内要完成的逻辑操作分成几步较小的操作，并插入几个时钟周期来提高系统的数据吞吐率。
但是流水线技术比较适合开环结构(open-loop)的电路，要用在累加器这样的闭环反馈(c lose-loop feedback)的电路中必须谨慎考虑，以保证设计的准确无误。
综合考虑后，这一部分决定采用进位链和流水线技术相结合的办法，这样既能保证较高的资源利用率，又能大幅提高系统的性能和速度。
相位/幅度转换电路是DDS电路中另一个关键，设计中面临的主要问题就是资源的开销。
电路通常采用ROM结构，相位累加器的输出是一种数字式锯齿波，通过取它的高若干位作为ROM的地址输入，而后通过查表(LUT)和运算后，ROM 就输出所需波形的量化数据。
ROM一般在FPGA(针对Altera公司的器件)中是由EAB实现，并且ROM表的尺寸随着地址位数或数据位数的增加成指数递增关系，因此在满足信号性能的前提条件下，如何减少资源的开销就是一个重要的问题。
在实际设计时我们充分利用了信号周期内的对称性和算术关系来减少EAB的开销。
我们利用图2的结构设计整个DDS电路：
采用Verilog硬件描述语言来实现整个电路，这不仅利于设计文档的管理，而且方便设计的修改和扩充，以及在不同FP GA器件之间的移植。
由图2可以清楚地看出整个系统只加入了一级流水线来提高速度，需要说明的是在ROM和系统控制电路之间也可以加入流水线，但实际仿真表明效果不明显，反而消耗了更多的资源，因此综合考虑后只加入一级流水线。
为了进一步提高速度，在DDS电路的相位累加器模块和加法器模块的设计时并没有采用FPGA单元库中的16～32位加法器，尽管它们可以很容易地实现高达32位的相位累加器，但当工作频率较高时，这种方法不可取，因为它们较大的延时不能满足速度要求。
因此，具体实现时我们分别用了4个和8个4位的累加器，以流水线的方式实现16位和32位累加器和加法器。
比较仿真结果表明，采用流水线技术可以大大提高系统的工作速度。
从前面的分析可知，相位/幅度变换电路也是比较难实现的部分，它不仅要解决速度的问题，还要考虑节省资源的问题。
如何有效利用FPGA有限的资源，是实现相位/幅度变换电路的最关键一点。
在实际运用中，我们将着眼点主要放在了节省资源上来,相位/幅度转换电路中的主要问题在于ROM的大小上。
由于本次设计的DDS主要用于数字视频编码中，因此只需要输出余弦(正弦)波，我们考虑了以下的优化方式：余弦波信号对于直线成偶对称，基于此可以将ROM表减至原来的1/2，再利用左半周期内，波形对于点成奇对称，进一步将ROM表减至最初的1/4，因此通过一个正弦码表的前1/4周期就可以变换得到正弦和余弦的整个周期码表。
这样就节省了将近3/4的资源，非常可观。
系统控制电路主要是根据是否需要相位调制(BPSK)及频率调制(BFSK)，系统时钟是否需要分频得到所需的基准时钟，频率码的输入方式是串行、并行还是微机接口方式，如何控制输出等具体要求而设计的。
这一部分可以灵活设计，凸现FP GA的优点所在。
利用ACEX EP1K50 实现
的DDS电路和专用DDS
芯片的比较
系统速度：用ACEX EP1K50实现DDS电路，16位精度(分辨率)的DDS电路最高频率达到148MHz，32位精度(分辨率)的电路最高工作频率107MHz；而采用专用DDS芯片的话，频率在数十至数百兆赫兹之间，如AD9850 为125MHz，AD9851为180MHz，比较新的AD9854已经达到300MHz。
用FPGA实现的DDS电路能工作在如此之高的频率，主要依赖于ACEX EP1K50器件先进的结构特点，以及在前文提出的多种优化措施。
可控性：虽然有的专用DDS芯片的功能也比较多，但控制方式却是固定的，因此不一定是我们所需要的。
而利用ACEX。
