数字电路考研康华光电子技术基础数字部分考研真题与笔记

1.1.1一数字信号的波形如图1.1.1所示，试问该波形所代表的二进制数是什么？解：0101 10101.2.1试按表1.2.1所列的数字集成电路的分类依据，指出下列器件属于何种集成度器件：(1) 微处理器；(2) IC计算器；(3) IC加法器；(4) 逻辑门；(5) 4兆位存储器IC。

解：(1) 微处理器属于超大规模；(2) IC计算器属于大规模；(3) IC加法器属于中规模；(4) 逻辑门属于小规模；(5) 4兆位存储器IC属于甚大规模。

1.3.1将下列十进制数转换为二进制数、八进制数、十六进制数和8421BCD码（要求转换误差不大于2-4）：(1) 43 (2) 127 (3) 254.25 (4) 2.718解：(1) 43D=101011B=53O=2BH；43的BCD编码为0100 0011BCD。

(2) 127D=1111111B=177O=7FH；127的BCD编码为0001 0010 0111BCD。

(3) 254.25D=11111110.01B=376.2O=FE.4H；0010 0101 0100.0010 0101BCD。

(4) 2.718D=10.1011 0111B=2.56O=2.B7H；0010.0111 0001 1000BCD。

1.3.3将下列每一二进制数转换为十六进制码：(1) 101001B (2) 11.01101B解：(1) 101001B=29H (2) 11.01101B=3.68H1.3.4将下列十进制转换为十六进制数：(1) 500D (2) 59D (3) 0.34D (4) 1002.45D解：(1) 500D=1F4H (2) 59D=3BH (3) 0.34D=0.570AH(4) 1002.45D=3EA.7333H1.3.5 将下列十六进制数转换为二进制数： (1) 23F.45H(2) A040.51H解：(1) 23F.45H=10 0011 1111.0100 0101B(2) A040.51H=1010 0000 0100 0000.0101 0001B1.3.6 将下列十六进制数转换为十进制数： (1) 103.2H(2) A45D.0BCH解：(1) 103.2H=259.125D (2) A45D.0BCH=41024.046D2.4.3 解：(1) LSTTL 驱动同类门mA I OL 8(max)= mA I IL 4.0(max)= 204.08==mA mAN OL mA I OH 4.0(max)=mA I IH 02.0(max)=2002.04.0==mAmA N OHN=20(2) LSTTL 驱动基本TTL 门mA I OL 8(max)= mA I IL 6.1(max)=56.18==mA mAN OL mA I OH 4.0(max)=mA I IH 04.0(max)=1004.04.0==mAmA N OHN=52.4.5 解：E D BC AB E D BC AB L +++=⋅⋅⋅=__________________________2.6.3 解：B=0时，传输门开通，L=A ；B=1时，传输门关闭，A 相当于经过3个反相器到达输出L ，L=A A B L 0 0 0 0 1 1 1 0 1 1 1 0所以，B A B A B A L ⊕=+= 2.7.1 解：C ，__________BC C B =D ，__________DE D E =__________DE BC ⋅，______________________________________________________)(DE BC A DE BC A +=⋅__________GF AF ⋅，_______________________________________________________________________)()(G A EF GF AF E GF AF E +=+=⋅____________________________________________________________________)()()()(G A EF DE BC A G A EF DE BC A L +++=+⋅+=2.7.2 解：B A B A B A B A AB A B B A ⊕=+=+⋅=⋅⋅)(__________________________B A L ⊕==A ⊙B2.9.11 解：当没有车辆行驶时，道路的状态设为0，有车辆行驶时，道路的状态为1；通道允许行驶时的状态设为1，不允许行驶时的状态设为0。

三、组合逻辑电路中的竞争冒险 1．产生竞争冒险的原因 由于逻辑门的延迟时间对电路产生影响，使得当一个逻辑门的两个输入端的信号同时向 相反方向变化时，其变化的时间产生差异的现象，称为竞争。由于竞争而可能产生输出干扰 脉冲的现象称为冒险。值得注意的是，有竞争现象不一定都会产生干扰脉冲。 在一个复杂的逻辑系统中，由于信号的传输路径不同，或者各个信号延迟时间的差异、 信号变化的互补性以及其他一些因素，很容易产生竞争冒险现象。因此在电路设计中应尽量 减小冒险产生。
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（4）根据真值表和简化后的逻辑表达式对逻辑电路进行分析，最后确定其功能。
二、组合逻辑电路的设计 组合逻辑电路的设计与分析过程相反，通常要求电路简单，所用器件的种类和每种器件 的数目尽可能少。电路的实现可以采用小规模集成门电路、中规模组合逻辑器件或者可编程 逻辑器件。 组合逻辑电路的设计步骤大致如下： （1）明确实际问题的逻辑功能，并确定输入、输出变量数及表示符号； （2）根据对电路逻辑功能的要求，列出真值表； （3）由真值表写出逻辑表达式； （4）简化和变换逻辑表达式，从而画出逻辑图。
并联一个滤波电容，其容量在 4～20 pF 之间。电容对窄脉冲起到平波的作用，使输出不会 出现逻辑错误，但同时也使输出波形上升沿或下降沿变得缓慢。
除了以上方法外，现在还可以借助计算机进行时序仿真，检查电路是否存在竞争冒险现 象。
四、若干典型的组合逻辑集成电路 1．编码器 用一个二进制代码表示特定含义的信息称为编码。具有编码功能的逻辑电路称为编码 器。如图 4-2 为二进制编码器的结构图，它有 n 位二进制码输出，与 2n 个输入相对应。
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第 4 章 组合逻辑电路

VNLA(max) =VIL(max) —VOL(max) =0.8V—0.4V=0.4V
2.4
0.4
2
0.8
逻辑门 B
3.5
0.2
2.5
0.6
逻辑门 C
4.2
0.2
3.2
0.8
解：根据表题 3.1.1 所示逻辑门的参数，以及式（3.1.1）和式（3.1.2），计算出逻 辑门 A 的高电平和低电平噪声容限分别为：
VNHA =VOH (min) —VIH (min) =2.4V—2V=0.4V
(2) L D(A C)
(3) L (A B)(C D)
2.2.2 已知函数 L（A，B，C，D）的卡诺图如图所示，试写出函数 L 的最简与 或表达式
解： L(A, B,C, D) BCD BCD BCD ABD 2.2.3 用卡诺图化简下列个式 （1） ABCD ABCD AB AD ABC 解： ABCD ABCD AB AD ABC ABCD ABCD AB(C C)(D D) AD(B B)(C C) ABC(D D) ABCD ABCD ABCD ABCD ABCD ABCD ABCD
解： A ABC ACD (C D)E
A( 1 B C) A C D C D E
A A C D C D E
AB +AB
1 0 0 1
A CD CDE A CD E 2.1.4 用代数法化简下列各式 (3) ABC(B C) 解： ABC(B C) (A B C)(B C)
（4）（2.718）D=(10.1011)B=(2.54)O=(2.B)H 1.4 二进制代码 1.4.1 将下列十进制数转换为 8421BCD 码： （1）43 （3）254.25 解：（43）D=（01000011）BCD 1.4.3 试用十六进制写书下列字符繁荣 ASCⅡ码的表示：P28 （1）+ （2）@ （3）you (4)43 解：首先查出每个字符所对应的二进制表示的 ASCⅡ码，然后将二进制码转换 为十六进制数表示。 （1）“+”的 ASCⅡ码为 0101011，则（00101011）B=（2B）H （2）@的 ASCⅡ码为 1000000,(01000000)B=(40)H (3)you 的 ASCⅡ码为本 1111001,1101111,1110101,对应的十六进制数分别为

康华光《电子技术基础-数字部分》第6版教材题库康华光《电子技术基础-数字部分》（第6版）配套题库【考研真题精选＋章节题库】目录第一部分考研真题精选一、填空题二、选择题三、分析题第二部分章节题库第1章数字逻辑概论第2章逻辑代数与硬件描述语言基础第3章逻辑门电路第4章组合逻辑电路第5章锁存器和触发器第6章时序逻辑电路第7章半导体存储器第8章CPLD和FPGA第9章脉冲波形的变换与产生第10章数模与模数转换器第11章数字系统设计基础•试看部分内容考研真题精选一、填空题1（10100011.11）2＝（）10＝（）8421B C D。

[电子科技大学2009年研]【答案】163.75；000101100011.01110101查看答案【解析】二进制转换为十进制时，按公式D＝∑k i×2i求和即可，再由十进制数的每位数对应写出8421BCD码。

2数（39.875）10的二进制数为（），十六进制数为（）。

[重庆大学2014年研]【答案】100111.111；27.E查看答案【解析】将十进制数转化为二进制数时，整数部分除以2取余，小数部分乘以2取整，得到（39.875）10＝（100111.111）2。

4位二进制数有16个状态，不够4位的，若为整数位则前补零，若为小数位则后补零，即（100111.111）2＝（0010 0111.1110）2＝（27.E）16。

3（10000111）8421B C D＝（）2＝（）8＝（）10＝（）16。

[山东大学2014年研]【答案】1010111；127；87；57查看答案【解析】8421BC D码就是利用四个位元来储存一个十进制的数码。

所以可先将8421BCD码转换成10进制再进行二进制，八进制和十六进制的转换。

（1000 0111）8421B C D＝（87）10＝（1010111）22进制转8进制，三位为一组，整数向前补0，因此（001 010 1 11）2＝（127）8。

第9章数模与模数转换器9.1复习笔记能把模拟信号转换成数字信号的电路称为模数转换器(简称ADC或A/D转换器)；能把数字信号转换为模拟信号的电路称为数模转换器(简称DAC或D/A转换器)。

A/D转换器与D/A转换器的重要技术指标是转换精度与转换速度。

一、D/A转换器1．D/A转换器的基本原理D/A转换器的框图如图9-1所示。

输入数字量N为n位二进制代码，B为输出模拟量。

输出量与输入量之间的一般关系式为：实现数模转换的过程：将输入二进制数中为1的每1位代码按其权大小，转换成模拟量，然后将这些模拟量相加，相加的结果就是与数字量成正比的模拟量。

4位D/A转换器的原理电路如图9-2所示。

电路由电子开关、权电阻网络、求和电路、基准电压、锁存器等组成。

图9-1D/A转换器的框图图9-24位D/A转换器的原理电路n位D/A转换器的一般框图如图9-3所示。

数字量以串行或并行方式输入并存储于数码寄存器中，寄存器的输出驱动对应数位上的电子开关将相应数位的权值送入求和电路。

求和电路将各位的权值相加得到与数字量对应的模拟量。

图9-3n 位D/A 转换器的一般框图2．倒T 形电阻网络D/A 转换器4位倒T 形电阻网络D/A 转换器的原理图如图9-4所示。

图中呈倒T 形的电阻解码网络与运算放大器A 组成求和电路。

从每个节点向左看，每个二端网络的等效电阻均为R ，与开关相连的2R 电阻上的电流从高位到低位按2的负整数幂递减。

如果基准电压源提供的总电流为I ，则流过各开关支路(从右到左)的电流分别2I 、4I 、8I 和16I 。

图9-44位倒T 形电阻网络D/A 转换器输出电压：如果将输入数字量扩展到n 位，可得n 位倒T 形电阻网络D/A 转换器输出模拟量与输入数字量之间的一般关系式：要提高D/A 转换器的转换精度，电路参数的选择要注意以下几点：①基准电压REF V 的精度和稳定性对D/A 转换器的精度影响很大，在对精度要求较高的情况下，基准电压可采用带隙基准电压源；②倒T 形电阻网络中R 和2R 电阻比值的精度要高；③每个模拟开关的开关电压降要相等；④运放的零点漂移要小。

【 解 析 】 ABC ABC A BC BC A 利 用 换 元 法 ， 令 D ＝ BC ， 则
A B C A B C A D 。A D A
4．若 F（A，B，C，D）＝ ∏M（3，6，7，10，12）·∏φ（2，4，11，13），则它的 最简“与或”式是（ ）[北京理工大学 2008 研]
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第 2 章 逻辑代数与硬件描述语言基础
一、填空题 1．函数 F(A，B，C)＝∑m(0，2，4，5，7)，则其最大项表达式是 F(A，B，C)＝( )(必 须写出标准形式，不能用简写形式)。[北京邮电大学 2010 研] 【答案】 (A B C)(A B C)(A B C)
【答案】 【解析】画卡诺图如图 2-1 所示。
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CD
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00
01
11
10
AB
00
1
0
1
1
01
1
1
0
1
11
1
×
×
×
10
×
×
1
×
图 2-1 卡诺图
4．逻辑函数 F=∑W，X，Y，Z（1，3，6，7，9，12，13，14）+d（4，5，11，15）的 最小积为（ ）。[电子科技大学 2009 研]
【解析】
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三、分析计算题 1．用代数化简法求下列函数的最简与-或表达式。[中国科技大学 2008 研]
解：
2．将下列逻辑函数化为最简与或式。[北京科技大学 2011 研]
解：
F A B BD CD A C ACD

电子技术基础(数字部分)第五版答案康华光电子技术基础第五版康华光课后答案第一章数字逻辑习题1．1数字电路与数字信号1.1.2 图形代表的二进制数0101101001．1．4一周期性数字波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比例MSBLSB0 1 2 11 12 （ms）解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms频率为周期的倒数，f=1/T=1/0.01s=100HZ占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10%1.2数制1.2.2将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于 42.（2）127 （4）2.718解：（2）（127）D=-1=（10000000）B-1=（1111111）B=（177）O=（7F）H 72（4）（2.718）D=(10.1011)B=(2.54)O=(2.B)H1.4二进制代码1.4.1将下列十进制数转换为8421BCD码：（1）43 （3）254.25解：（43）D=（01000011）BCD1.4.3试用十六进制写书下列字符繁荣ASCⅡ码的表示：P28（1）+ （2）@ （3）you (4)43解：首先查出每个字符所对应的二进制表示的ASCⅡ码，然后将二进制码转换为十六进制数表示。

（1）“+”的ASCⅡ码为0101011，则（00101011）B=（2B）H（2）@的ASCⅡ码为1000000,(01000000)B=(40)H(3)you的ASCⅡ码为本1111001,1101111,1110101,对应的十六进制数分别为79,6F,75(4)43的ASCⅡ码为0110100,0110011,对应的十六紧张数分别为34,331.6逻辑函数及其表示方法1.6.1 在图题 1. 6.1中，已知输入信号A，B`的波形，画出各门电路输出L的波形。

解: (a)为与非， (b)为同或非，即异或第二章逻辑代数习题解答2.1.1 用真值表证明下列恒等式(3)ABABAB?=+（A?B）=AB+AB解：真值表如下ABAB?ABABAB?AB+AB 111111111111由最右边2栏可知，与AB+AB的真值表完全相同。

第1章数字逻辑电路一、选择题1．十进制数的补码是（）。

（连符号位在内取6位）A．（111001）2B．（110011）2C．（110100）2D．（111010）2【答案】D【解析】-6的原码为100110，反码为111001，补码为111010，故选项D成立。

2．两个2进制数数进行算术运算，下面（）说法是不正确的。

A．两个无符号数相加，如果最高位产生进位输出，则肯定发生溢出B．两个最高位不同的补码进行相加运算，肯定不会产生溢出C．两个补码进行相加运算，如果最高位产生进位输出，则肯定发生溢出D．两个补码的减法运算可以用加法器来实现【答案】C【解析】两个补码进行相加减，如果是一个正数和一个负数相加，比如01111111和11000000，相加是一个正数但是符号位同样发生进位输出。

3．下列几种说法中与BCD码的性质不符的是（）。

A．一组四位二进制数组成的码只能表示一位十进制数；B．BCD码是一种人为选定的0~9十个数字的代码；C．BCD码是一组四位二进制数，能表示十六以内的任何一个十进制数；D．BCD码有多种。

【答案】C【解析】BCD码只能表示一个十位数，其他数的组合表示的数实际上是无效的，10~16一定不可能被一个四位的BCD码表示出来。

4．以下代码中为无权码的为（）。

A．8421BCD码B．5421BCD码C．余三码D．格雷码【答案】CD【解析】位权：在某一进位制的数中，每一位的大小都对应着该位上的数码乘上一个固定的数，这个固定的数就是这一位的权数，权数是一个幂。

明显AB每位上表示某一个数值，CD只是为了方便设定的编码。

二、填空题1．【答案】00010100【解析】2．已知8位二进制数码为10100101，则相应的格雷码为（）。

【答案】11110111【解析】二进制转化为格雷码的规则：从最右边的位开始，每位与其左边相邻的位异或，所得结果作为该位的值，最左边位的值不变。

3．X对应的原码为111010，则2X对应的8位原码为（），X/2对应的8位补码形式为（）。

二、同步时序逻辑电路的分析 1．分析同步时序逻辑电路的一般步骤 （1）根据给定的同步时序电路列出下列逻辑方程组 ①对应每个输出变量导出输出方程，组成输出方程组； ②对每个触发器导出激励方程，组成激励方程组； ③将各触发器的激励方程代入相应触发器的特性方程，得到各触发器的状态方程，从而 组成状态方程组。 上述①和②表达了同步时序电路中全部组合电路的特性，而③则表达了电路的状态转换 特性。 （2）根据状态方程组和输出方程组，列出电路的状态表，画出状态图或时序图。 （3）确定电路的逻辑功能，必要的话，可用文字详细描述。
号。同步时序电路的时钟脉冲 CP 或 CP 一般是不作为输入变量考虑的。
②找出所有可能的状态和状态转换之间的关系，则建立起原始状态图。 ③根据原始状态图建立原始状态表。 （2）状态化简 原始状态图或原始状态表很可能隐含多余的状态，去除多余状态的过程称为状态化简， 其目的是减少电路中触发器及门电路的数量，但不能改变原始状态图或原始状态表所表达的 逻辑功能。 状态化简建立在等价状态的基础上：如果两个状态作为现态，其任何相同输入所产生的 输出及建立的次态均完全相同，则这两个状态称为等价状态。凡是两个等价状态都可以合并 成一个状态而不改变输入-输出关系。 （3）状态分配 对每个状态指定一个特定的二进制代码，称为状态分配或状态编码。 ①要确定状态编码的位数。
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2．米利型和穆尔型时序电路 电路输出是输入变量及触发器状态的函数，这类时序电路称为米利型电路或米利型状态 机，它的一般化模型如图 6-2 所示。 电路输出仅仅取决于各触发器的状态，而不受电路当时的输入信号影响或没有输入变 量，这类电路称为穆尔型电路或穆尔型状态机，其模型如图 6-3 所示。

第10章数字系统设计基础10.1复习笔记本章主要介绍了数字系统的基本概念，数字系统的设计方法以及数字系统的实现方法，以及两种常用的设计工具：算法状态机ASM 图和寄存器传输语言RTL 。

基本上没有学校的考研试题涉及到本章内容。

因此，读者可以简单了解，本部分也就不再整理相关的复习笔记。

10.2课后习题详解10.2算法状态机10.2.1初始状态为T 0的数字系统，有两个控制信号X 和Y ，当XY ＝10时，寄存器R 加1，系统转到第二个状态T 1。

如果XY ＝01时，寄存器R 清零，同时系统从T 0转到第三个状态T 2。

其他情况下系统处于初始状态T 0。

试画出该数字系统的ASM 图。

解：假设0T 、1T 、2T 的状态代码分别为00、01、10，则数字系统的ASM 图如图10-1所示。

图10-110.2.2一个数字系统的数据处理单元由触发器E和F、4位二进制计数器A以及必要的门电路组成。

计数器的各位为A4、A3、A2、A1。

系统开始处于初始状态，当信号S＝0时，系统保持在初始状态；当信号S＝1时，计数器A和触发器F清零。

从下一个时钟脉冲开始，计数器进行加1计数，直到系统操作停止。

A4和A3的值决定了系统的操作顺序。

当A3＝0时，触发器E清零，计数器继续计数。

当A3＝1时，触发器E置1，并检测到A4，A4＝0时，继续计数；当A4＝1时，触发器F置1，并停止计数，回到系统初始状态。

(1)试画出该系统的ASM图。

(2)画出该系统控制单元的状态图，并用D触发器及必要的门电路设计控制单元。

解：（1）该系统的ASM图如图10-2所示。

图10-2（2）该系统控制单元的状态图如图10-3所示。

图10-3由于系统只有两个状态0T 和1T ，故可仅有一个D 触发器来表示，用Q ＝0表示0T 状态，用Q ＝1表示1T 状态。

该系统控制单元状态转换表如表10-1所示。

表10-1作出输入和输出的卡诺图，如图10-4所示。

图10-4由卡诺图可得：所以设计的控制单元如图10-5所示。

称为字。一个字中所含的位数称为字长。为了区别各个不同的字，给每个字赋予一个编号，
称为地址。
②地址译码器
将输入的地址代码译成相应的字单元控制信号，控制信号从存储矩阵中选出指定的存储
单元，并将其中的数据送到输出控制电路。字单元也称为地址单元。
③输出控制电路
一般包含三态缓冲器，以便与系统的数据总线连接。当有数据读出时，可以有足够的能
（2）ROM 的基本结构 存储器由存储阵列、地址译码器和输出控制电路三部分组成，结构如图 7-1 所示。
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图 7-1 ROM 电路的基本结构
①存储阵列
由许多存储单元组成，每个存储单元存放 1 位二值数据。
通常存储单元排列成矩阵形式，且按一定位数进行编组，每次读出一组数据，这里的组
2．同步静态随机存取存储器 （1）SSRAM 同步静态随机存取存储器(SSRAM)是在 SRAM 基础上发展起来的一种高速 RAM。SSRAM 与 SRAM 最主要的差别是，前者的读写操作是在时钟脉冲节拍控制下完成的。因此，SSRAM 最明显的标志是有时钟脉冲输入端。 （2）其他 SSRAM ①双倍数据传输率静态随机存取存储器(DDR SRAM) DDR SRAM 是在 SSRAM 基础上进行改进的，在每个时钟周期的上升沿和下降沿各传输 一次数据，数据传输效率提高了一倍，但是读写仍不能同时进行。 ②四倍数据传输率静态随机存取存储器(QDR SRAM) QDR SRAM 进一步改进了结构，为读和写操作分别提供独立的接口，不但在每个时钟周
二、随机存取存储器 RAM 与 ROM 的最大区别就是数据易失性，一旦失去电源供电，所存储的数据立即丢失。 最大优点是可以随时从其中任一指定地址读出(取出)或写入(存入)数据。 RAM 一般用在需要频繁读写数据的场合。 RAM 可分为静态 RAM(SRAM)和动态 RAM(DRAM)。SRAM 中的存储单元是一个触发器， 有 0、1 两个稳态；DRAM 则是利用电容器存储电荷来保存 0 或 1 的，因此需要定时对其存 储单元进行刷新。 1．静态随机存取存储器 （1）SRAM 的基本结构与输入输出 SRAM 的基本结构与 ROM 类似，由存储阵列、地址译码器和输入/输出控制电路三部分 组成，其结构框图如图 7-2 所示。SRAM 的工作模式如表 7-1 所示。

教学要求
1. 掌握单稳态触发器、施密特触发器、多谐振荡器的逻辑功能；
2. 掌握单稳态触发器、施密特触发器MSI器件的逻辑功能和应用；
3. 理解555定时器的工作原理，掌握由555定时器组成的单稳态触 发器、施密特触发器、多谐振荡器的电路结构、工作原理和参数 计算。
8. 脉冲波形的变换与产生
知识点
1. 单稳态触发器：单稳态触发器的工作特点，可重复触发和不
7. 存储器
教学要求
1. 掌握半导体存储器字、位、存储容量、地址、等基本概念；
2. 理解半导体存储器芯片的关键引脚的意义，掌握半导体存储
器的典型应用；
3. 掌握半导体存储器的扩展方法；
4. 了解存储器的组成及工作原理； 5. 了解CPLD和FPGA的基本结构及实现逻辑功能的原理。
7. 存储器
知识点
可重复触发单稳态触发器，单稳态触发器的应用。
2. 施密特触发器：同相输出和反相输出的施密特触发器，正向
阈值电压 VT+和负向阈值电压 VT-的意义。
3. 多器谐振荡：多器谐振荡的功能。 4. 555定时器：由555定时器组成的多谐、单稳、施密特触发器 的电路、工作原理。
9. 模数与数模转换器
章节内容
2. 掌握三态门、OD门、OC门和传输门的逻辑功能和应用；
3. 掌握CMOS、TTL逻辑门电路的输入与输出电路结构，输入 端高低电平判断。 4. 掌握逻辑门的主要参数及在应用中的接口问题； 5. 了解半导体器件的开关特性以及逻辑门内部电路结构。
3. 逻辑门电路
知识点 1. CMOS电路功耗低，抗干扰能力强，广泛应用。
消除的方法。
3. 典型组合逻辑集成电路：各种 MSI 器件的功能，阅读其功能

第3章逻辑门电路3.1复习笔记一、MOS逻辑门电路1．逻辑电路的一般特性（1）输入和输出的高、低电平数字电路中的高、低电压常用高、低电平来描述，并规定在正逻辑体制中，用逻辑1和0分别表示高、低电平。

当逻辑电路的输入信号在一定范围内变化时，输出电压并不会改变，因此逻辑1和0对应一定的电压范围。

（2）噪声容限噪声容限表示门电路的抗干扰能力。

在数字系统中，各逻辑电路之间的连线可能会受到各种噪声的干扰，这些噪声会叠加在工作信号上，只要其幅度不超过逻辑电平允许的最小值或最大值，则输出逻辑状态不会受影响。

通常将这个最大噪声幅度称为噪声容限。

（3）传输延迟时间传输延迟时间是表征门电路开关速度的参数，它说明门电路在输入脉冲波形的作用下，其输出波形相对于输入波形延迟了多长时间。

（4）功耗①静态功耗当电路的输出没有状态转换时的功耗。

静态时，CMOS电路的电流非常小，使得静态功耗非常低。

②动态功耗CMOS电路在输出发生状态转换时的功耗，它主要由两部分组成：a ．由于电路输出状态转换的瞬间，其等效电阻比较小，从而导致有较大的电流从电源VDD 经CMOS 电路流入地；b ．由于CMOS 管的负载通常是电容性的，因此当输出由高电平到低电平，或者由低电平到高电平转换时，会对电容进行充、放电，这个过程将增加电路的损耗。

（5）延时-功耗积理想的数字电路或系统，要求它既速度高，同时功耗低。

用符号DP 表示延时-功耗积：pd DDP t P 式中，pd t 为传输延迟时间，D P 为门电路功耗。

DP 值越小，特性越理想。

（6）扇入数和扇出数门电路的扇入数取决于它的输入端的个数。

门电路的扇出数指其在正常工作情况下，所能带同类门电路的最大数目。

考虑如下两种情况：①拉电流工作情况负载电流从驱动门流向外电路，输出为高电平的扇出数表示：②灌电流工作情况负载电流从外电路流入驱动门，驱动门所能驱动同类门的个数：2．MOS 开关及等效电路（1）MOS 管开关特性图3-1（a ）为N 沟道增强型MOS 管构成的开关电路。

第一章 数字逻辑习题1．1数字电路与数字信号 1.1.2 图形代表的二进制数0101101001．1．4一周期性数字波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比例 MSB LSB0 1 2 11 12 （ms ）解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms 频率为周期的倒数，f=1/T=1/0.01s=100HZ占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10% 1.2数制1.2.2将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于 42−（2）127 （4）2.718解：（2）（127）D=-1=（10000000）B-1=（1111111）B =（177）O=（7F ）H 72（4）（2.718）D=(10.1011)B=(2.54)O=(2.B)H1.4二进制代码1.4.1将下列十进制数转换为8421BCD 码： （1）43 （3）254.25 解：（43）D=（01000011）BCD1.4.3试用十六进制写书下列字符繁荣ASC Ⅱ码的表示：P28 （1）+ （2）@ （3）you (4)43解：首先查出每个字符所对应的二进制表示的ASC Ⅱ码，然后将二进制码转换为十六进制数表示。

（1）“+”的ASC Ⅱ码为0101011，则（00101011）B=（2B ）H （2）@的ASC Ⅱ码为1000000,(01000000)B=(40)H(3)you 的ASC Ⅱ码为本1111001,1101111,1110101,对应的十六进制数分别为79,6F,75 (4)43的ASC Ⅱ码为0110100,0110011,对应的十六紧张数分别为34,33 1.6逻辑函数及其表示方法1.6.1在图题1. 6.1中，已知输入信号A ，B`的波形，画出各门电路输出L 的波形。

解: (a)为与非， (b)为同或非，即异或第二章 逻辑代数 习题解答2.1.1 用真值表证明下列恒等式 (3)A B AB AB ⊕=+（A⊕B）=AB+AB 解：真值表如下由最右边2栏可知，A B ⊕与AB +AB 的真值表完全相同。

模拟电子技术852之康华光《电子技术基础模拟部分》考研复习重点笔记及考研真题详解考研真题精选1集成运放采用______耦合方式，输入级采用______放大电路；理想集成运放开环增益A od为______，输入失调电压U io为______。

[北京理工大学2008年研]【答案】直接；差分；无穷大；零查看答案【解析】集成运放电路采用直接耦合方式是因为集成工艺难于制造大容量电容。

2杂质半导体中，多子的浓度与______有关。

[北京邮电大学2016年研]【答案】掺杂浓度（掺杂工艺）查看答案【解析】杂质半导体中，多子的浓度约等于掺杂质原子的浓度，受温度的影响很小；少子是本征激发形成的，尽管其浓度很低，但对温度非常敏感。

3多级放大器的电压放大倍数为各级放大器电压放大倍数的______，多级放大器的输出电阻为______的输出电阻；多级放大器的输入电阻为______的输入电阻。

[山东大学2017年研]【答案】乘积；末级放大器；初级放大器查看答案【解析】依据定义或图1-1-1。

图1-1-14若两级放大器的电压增益为A U1，A U2，则整个放大器的电压增益A U＝______，若第一级放大器的输入电阻为R i1，则整个放大器的输入电阻R i＝______，若末级放大器的输出电阻为R o2，则整个放大器的输出电阻R o＝______。

[山东大学2019年研]【答案】A U1·A U2；R i1；R o2【解析】对于多级放大电路而言，整个放大器的电压增益等于每一集放大器电压增益的乘积；输入电阻等于初级放大器的输入电阻；输出电阻等于末级放大器的输出电阻。

复习笔记作为绪论，本章主要介绍电子电路的一些基本概念和放大电路的基础知识，主要包括信号的分类、信号的频谱、四种放大电路模型的基本概念及增益表达式、放大电路的主要性能指标等内容，其中重点为放大电路模型增益表达式推导和主要的性能指标的定义。

绪论部分虽然知识点少，内容简单，但也要掌握，为后续的学习提供强有力的背景知识。