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锁相环PLL（PhaseLockedLoop）锁相环PLL目前我见到的所有芯片中都含有PLL模块，而且一直不知道如何利用PLL对晶振进行倍频的，这次利用维基百科好好的学习了下PLL 的原理。
1. 时钟与振荡电路在芯片中，最重要的就是时钟，时钟就像是心脏的脉冲，如果心脏停止了跳动，那人也就死亡了，对于芯片也一样。
了解了时钟的重要性，那时钟是怎么来的呢？时钟可以看成周期性的0与1信号变化，而这种周期性的变化可以看成振荡。
因此，振荡电路成为了时钟的来源。
振荡电路的形成可以分两类：1. 石英晶体的压电效应：电导致晶片的机械变形，而晶片两侧施加机械压力又会产生电，形成振荡。
它的谐振频率与晶片的切割方式、几何形状、尺寸有关，可以做得精确，因此其振荡电路可以获得很高的频率稳定度。
2. 电容Capacity的充电放电：能够存储电能，而充放电的电流方向是反的，形成振荡。
可通过电压等控制振荡电路的频率。
2. PLL与倍频由上面可以知道，晶振由于其频率的稳定性，一般作为系统的外部时钟源。
但是晶振的频率虽然稳定，但是频率无法做到很高（成本与工艺限制），因此芯片中高频时钟就需要一种叫做压控振荡器（Voltage Controlled Oscillator）的东西生成了（顾名思义，VCO 就是根据电压来调整输出频率的不同）。
可压控振荡器也有问题，其频率不够稳定，而且变化时很难快速稳定频率。
哇偶，看到这种现象是不是很熟悉？嘿嘿，这就是标准开环系统所出现的问题，解决办法就是接入反馈，使开环系统变成闭环系统，并且加入稳定的基准信号，与反馈比较，以便生成正确的控制。
PLL倍频电路因此，为了将频率锁定在一个固定的期望值，锁相环PLL出现了！一个锁相环PLL电路通常由以下模块组成：·鉴相鉴频器PFD（Phase Frequency Detector）：对输入的基准信号（来自频率稳定的晶振）和反馈回路的信号进行频率的比较，输出一个代表两者差异的信号·低通滤波器LPF（Low-Pass Filter）：将PFD中生成的差异信号的高频成分滤除，保留直流部分·压控振荡器VCO（Voltage Controlled Oscillator）：根据输入电压，输出对应频率的周期信号。
pll锁相环原理PLL锁相环原理PLL锁相环是一种常见的电路，它可以将输入信号的频率和相位与参考信号同步。
PLL锁相环的原理是通过反馈控制，使输出信号的频率和相位与参考信号保持一致。
PLL锁相环广泛应用于通信、计算机、音频、视频等领域。
PLL锁相环由相位检测器、低通滤波器、振荡器和分频器组成。
相位检测器用于比较输入信号和参考信号的相位差，输出一个误差信号。
低通滤波器用于滤除误差信号中的高频成分，得到一个平滑的误差信号。
振荡器用于产生输出信号，其频率和相位受到误差信号的控制。
分频器用于将输出信号分频，以便与参考信号进行比较。
PLL锁相环的工作原理如下：首先，输入信号和参考信号经过相位检测器比较，得到一个误差信号。
然后，误差信号经过低通滤波器滤除高频成分，得到一个平滑的误差信号。
接着，平滑的误差信号控制振荡器产生输出信号，其频率和相位受到误差信号的控制。
最后，输出信号经过分频器分频，与参考信号进行比较，得到一个新的误差信号，反馈给相位检测器，形成一个闭环控制系统。
PLL锁相环的优点是具有高精度、高稳定性、快速响应等特点。
它可以将输入信号的频率和相位与参考信号同步，实现信号的精确控制和处理。
PLL锁相环在通信系统中广泛应用，例如频率合成器、时钟恢复器、调制解调器等。
在计算机系统中，PLL锁相环用于时钟同步、数据传输等方面。
在音频、视频系统中，PLL锁相环用于数字信号处理、数字时钟恢复等方面。
PLL锁相环是一种重要的电路，它可以实现信号的精确控制和处理。
它的原理是通过反馈控制，使输出信号的频率和相位与参考信号保持一致。
PLL锁相环在通信、计算机、音频、视频等领域都有广泛的应用。
锁相环（PLL）电路设计摘要：本次课程设计的锁相环电路其原理就是先把电网三相交流电压合成一相正弦波，合成后其频率还是不变（50Hz），然后把正弦波转变成方波，由此将信号送入锁相环集成器件CD4046（由鉴相器，环路滤波器，VCO组成），通过将输入信号与VCO输出信号或VCO输出经分频器的信号相位或频率的比较，控制两个信号使其保持同相位，从而实现对输入信号的同步跟踪。
关键字：锁相环，鉴相器，环路滤波器，集成运算电路，比较器Abstract:This curriculum designs phase-locked loop electric circuit its principle is synthesizes first the electrical network three-phase AC voltage a sine wave, after the synthesis its frequency invariable (50Hz), then transforms the sine wave the square-wave, from this sends in the signal phase-locked loop integration component CD4046 (by discriminator, ring circuit filter, VCO is composed), through the input signal and the VCO output signal either the VCO output after the frequency divider signal phase or the frequency comparison, will control two signals to cause its maintenance with the phase, thus will realize to the input signal lock following.Keyword:PLL, phase detector and loop filter, integrated computing circuits, Comparators目录1.前言(绪论) (3)2.总体方案设计 (4)3.单元模块设计 (5)3.1 集成运算加法器.......................................................................... 错误！未定义书签。
pll电路原理PLL电路原理一、引言PLL（Phase-Locked Loop）电路是一种广泛应用于通信领域的电路，它具有频率和相位锁定的特性，可以用于信号调制解调、频率合成、时钟恢复等应用。
本文将详细介绍PLL电路的原理和工作过程。
二、PLL电路的基本组成PLL电路由相位比较器、低通滤波器、VCO（Voltage-Controlled Oscillator）和分频器组成。
1. 相位比较器相位比较器是PLL电路的核心部件，它用来比较输入信号和反馈信号的相位差，并产生一个控制电压用于调节VCO的频率。
常见的相位比较器有边沿比较器、相位频率比较器等。
2. 低通滤波器低通滤波器用于对相位比较器输出的脉冲信号进行平滑处理，去除高频噪声，得到平稳的控制电压。
3. VCOVCO是一个电压控制的振荡器，其输出频率与输入的控制电压成正比。
通过调节VCO的频率，可以实现对输入信号的频率和相位的锁定。
4. 分频器分频器用于将VCO的输出信号进行频率分频，以提供反馈信号给相位比较器进行比较。
通过控制分频器的分频比例，可以实现对锁定频率的精确调节。
三、PLL电路的工作原理PLL电路的工作过程可以分为两个阶段：捕获阶段和跟踪阶段。
1. 捕获阶段在捕获阶段，PLL电路首先将输入信号和VCO的输出信号送入相位比较器进行比较。
相位比较器输出的脉冲信号经过低通滤波器平滑处理后，得到一个控制电压。
这个控制电压通过反馈回VCO，调节VCO的频率，使其与输入信号的频率和相位锁定。
在捕获阶段，PLL 电路通过不断调节VCO的频率来逐渐减小输入信号与VCO输出信号之间的相位差，直到两者相位一致。
2. 跟踪阶段当PLL电路经过捕获阶段成功锁定输入信号的频率和相位后，进入跟踪阶段。
在跟踪阶段，PLL电路继续通过比较VCO输出信号和反馈信号的相位差，并根据相位比较器的输出调节VCO的频率，使其保持与输入信号的相位一致。
这样，PLL电路就能够跟踪输入信号的频率和相位的变化，保持锁定状态。
锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
一个典型的锁相环（PLL）系统，是由鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）三个基本电路组成，如图1，图1一、鉴相器（PD）构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。
1．异或门鉴相器异或门的逻辑真值表示于表1，图2是逻辑符号图。
从表1可知，如果输入端A和B分别送入占空比为50%的信号波形，则当两者存在相位差Dθ时，输出端F的波形的占空比与Δθ有关，见图3。
将F输出波形通过积分器平滑，则积分器输出波形的平均值，它同样与Δθ有关，这样，我们就可以利用异或门来进行相位到电压的转换，构成相位检出电路。
于是经积分器积分后的平均值（直流分量）为：U = Vdd * Δθ/π (1)不同的Δθ，有不同的直流分量Vd。
Δθ与V的关系可用图4来描述。
从图中可知，两者呈简单线形关系：Ud = Kd *Δθ(2)Kd 为鉴相灵敏度图3图42．边沿触发鉴相器前已述及，异或门相位比较器在使用时要求两个作比较的信号必须是占空比为50%的波形，这就给应用带来了一些不便。
而边沿触发鉴相器是通过比较两输入信号的上跳边沿（或下跳边沿）来对信号进行鉴相，对输入信号的占空比不作要求。
二、压控振荡器（VCO）压控振荡器是振荡频率ω0受控制电压UF（t）控制的振荡器，即是一种电压——频率变换器。
VCO的特性可以用瞬时频率ω0（t）与控制电压UF（t）之间的关系曲线来表示。
未加控制电压时（但不能认为就是控制直流电压为0，因控制端电压应是直流电压和控制电压的叠加），VCO的振荡频率，称为自由振荡频率ωom，或中心频率，在VCO线性控制范围内，其瞬时角频率可表示为：ωo（t）= ωom + K0 UF（t）式中，K0——VCO控制特性曲线的斜率，常称为VCO的控制灵敏度，或称压控灵敏度。
PLL的概念我们所说的PLL。
其实就是锁相环路，简称为锁相环。
许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL）。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力（微机控制的）锁相环。
PLL的组成锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。
压控振荡器（VCO）的基本概念调节可变电阻或可变电容可以改变波形发生电路的振荡频率，一般是通过人的手来调节的。
而在自动控制等场合往往要求能自动地调节振荡频率。
常见的情况是给出一个控制电压（例如计算机通过接口电路输出的控制电压），要求波形发生电路的振荡频率与控制电压成正比。
这种电路称为压控振荡器，又称为VCO或u-f转换电路。
压控振荡器是锁相环中关键部件，在实际应用中有很多种结构。
压控振荡器（VCO）电路的举例和原理利用集成运放就可以构成精度高、线性好的压控振荡器。
我们知道积分电路输出电压变化的速率与输入电压的大小成正比，如果积分电容充电使输出电压达到一定程度后，设法使它迅速放电，然后输入电压再给它充电，如此周而复始，产生振荡，其振荡频率与输入电压成正比。
即压控振荡器。
8.5 锁相环(PLL)锁相环用PLL表示8.5.1 锁相环电路的基本结构8.5.2 锁相环的工作原理使一个振荡器的频率和相位受一个控制信号锁定的闭环振荡电路。
在频率上，振荡频率严格等于控制信号的频率，在相位上则保持一个固定的差值。
8.5.3 频率合成8.5.1 锁相环电路的基本结构锁相环的基本框图如图20.11所示，它的组成：鉴相器(PD)环路滤波器(LF)压控振荡器(VCO)鉴相器的输出v D (t )与v I 和v O 的相差成比例，实现相差/电压的变换。
鉴相器一般采用模拟乘法器实现(1) 鉴相器PD原理如下:是一个相位比较电路，可实现输入信号v I 和压控振荡器输出v O 的相位鉴别设输入信号为v i (t )=V im cos[ωi t +θi (t ) ]VCO 的输出为v o (t )=V om cos[ωo t +θo (t ) ]])(cos[21d o i o i om im m t K V V K θ∆==将和频分量滤除，且当ωi ≈ωo 时,有v D (t )=K m v i (t ) v o (t )()(+)cos[(21()(+)cos[(21o i o i om im m o i o i om im m t t V V K t t t V V K θθωωθθωω++−−=相乘后得到v ′D (t )=K m v i (t ) v o (t )K d 称为鉴相灵敏度(2) 环路滤波器LF一般是一个低通滤波器(t)；功能是：传递相位误差信号vD滤除高频分量和干扰。
输出为V C(t)→F(s)v D(s)F(s)为滤波器的传递函数，s为拉氏算子(3) 压控振荡器VCO一般的振荡器要调节频率，是通过改变选频网络的参数(如R 、L 、C )实现的。
VCO 的压控特性为ωo (t )=ωo +K o v c (t )称为固有频率，即v c (t )=0时的VCO 输出频率称为压控灵敏度，单位Hz/V动画20-1VCO 是通过改变一个控制电压去改变振荡器的频率，因此VCO 是一个电压/频率变换电路。
PLL(锁相环)电路原理及设计[收藏]
PLL(锁相环)电路原理及设计
在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。
无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。
但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。
如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。
此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。
一PLL(锁相环)电路的基本构成
PLL(锁相环)电路的概要
图1所示的为PLL(锁相环)电路的基本方块图。
此所使用的基准信号为稳定度很高的晶体振荡电路信号。
此一电路的中心为相位此较器。
相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。
如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。
(将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。
)
利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。
PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。
由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。
只要是基准频率的整数倍，便可以得到各种频率的输出。
从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。
在此，假设基准振荡器的频率为fr，VCO的频率为fo。
在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。
此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。
相反地，如果frlt;fo时，会产生负脉波信号。
(此为利用脉波的边缘做二个信号的比较。
如果有相位差存在时，便会产生正或负的脉波输出。
)
此一PD脉波信号经过回路滤波器(LoopFilter)的积分，便可以得到直流电压VR，可以控制VCO电路。
由于控制电压vr的变化，VCO振荡频率会提高。
结果使得fr=f。
在f与f的相位成为一致时，PD端子会成为高阻抗状态，使PLL(锁相环)被锁栓(Lock)。
相位比较器的工作原理
此所说明的相位比较器为相位．频率比较器(PFC：Phase-Frequency Comparator)之型式，后述之LSI MC145163P便内藏有此一电路。
此一型式的相位此较器并非只做
相位的比较，也即是，并非只做之比较，在频率f不同的场合，也可以做为频率比较器工作原理。
所谓相位差利时△与时间t的关系为
在只做相位检出的场合，例如，可能分辨不出是延迟300°或前进60°。
可是，在相位-频率比较器中，如果frgt;fo则被视为是相位延迟。
回路滤波器的选择方法
回路滤波器的时间常数与PLL(锁相环)控制的良否有很大的关系。
其详细的计算方法虽然不在此说明，但是，基准频率fr为l0kHz时，输往回路滤波器的脉波周期为0.1mS。
为了保持电压值VR而增大回路滤波器的时间常数时，便无法追踪VCO的振荡频率的变化。
如果时间常数太小时，会在VR上出现涟波，使PLL(锁相环)的稳定度恶化。
因此，根据经验，回路滤波器的时间常数，选择大约为基准频率的周期(1/fr)的数百倍。
在此选择约为数十mS。
