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V e r i l o g H D L试卷及答案河北大学课程考核试卷2008——2009学年第一学期 2006级电气类专业（类）考核科目EDA技术课程类别必修考核类型考查考核方式闭卷类别 A一、选择题：1、下列标示符哪些是合法的（B ）A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值，起缺省值是（D ）A、xB、1C、0D、z3、现网中的值被解释为无符号数。
在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（ A ）A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0] mema[255:0]正确的赋值是（A ）A、mema[5]=3’ d0,B、8’ d0;C、1’ b1;D、mema[5][3:0]=4’ d15、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D )module code(x,y); module top;paramee delay1=1,delay2=1; …………….……………………………… code #(1,5) d1(x1,y1);endmodule endmoduleA、（1,1）B、（5,5）C、（5,1）D、（1,5）6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（B ）A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、时间尺度定义为timescale 10ns/100ps，选择正确答案（C ）A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B ）A、current value=1001,a=09B、current vale=1001,a=9C、1001,9D、current vale=00…001001,a=99、aways begin #5 clk=0；#10 clk=~clk;end产生的波形（ A ）A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（C ）A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确二、填空题：（共15分，每小题3分）1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。
【第一章】1、FPGA 芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？答：新型芯片的规模越来越大，成本越来越低，低端的FPGA已逐步取代了传统的数字元件。
先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。
随着半导体制造工艺的不同提高，FPGA的集成度将不断提高，制造成本将不断降低，其作为替代ASIC来实现电子系统的前景将日趋光明。
2、EDA 技术的优势是什么？答：1.用HDL对数字系统进行抽象的行为与功能描述以及具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。
2.EDA工具之所以能够完成各种自动设计过程，关键是有各类库的支持。
3.某些HDL也是文档型的语言，极大地简化了设计文档的管理。
4.EDA具有日益强大的逻辑设计仿真测试技术，极大地提高了大规模系统电子设计的自动化程度。
5.基于EDA技术的设计，由于用HDL表达的成功的专用功能设计在实现目标方面有很大的可选性，它既可以用不同来源的通用FPGA/CPLD实现，也可以直接以ASIC来实现，设计者拥有完全的自主权。
6.EDA技术的设计语言是标准化的，不会由于设计对象的不同而改变；它的开发工具是规范化的，EDA软件平台支持任何标准化的设计语言；它的设计成果是通用性的，IP核具有规范的接口协议。
良好的可移植与可测试性，为系统开发提供了可靠的保证。
7.EDA技术能将所有设计环节纳入统一的自顶向下的设计方案中。
8.EDA不但在整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟，而且在系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试。
3、EDA 的设计流程包括哪几个环节？ANS: ①设计输入（原理图/HDL 文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能门级仿真⑤FPGA/CPLD 编程下载⑥FPGA/CPLD 器件电路硬件检测。
verilog-hdl答案第1章简介1.Verilog HDL是在哪一年首次被IEEE标准化的？Verilog HDL是在1995年首次被IEEE标准化的。
2.Verilog HDL支持哪三种基本描述方式Verilog HDL可采用三种不同方式或混合方式对设计建模。
这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模3.可以使用Verilog HDL描述一个设计的时序吗？Verilog HDL可以清晰的建立时序模型，故可以使用Verilog HDL描述一个设计的时序。
4.语言中的什么特性能够用于描述参数化设计？在行为级描述中， Verilog HDL不仅能够在RT L级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述，而且能够使用门和模块实例化语句在结构级进行结构描述，这种特性可用于描述参数化设计。
5.能够使用Verilog HDL编写测试验证程序吗？能，可以编写testbench来对编写的程序进行验证。
6.Verilog HDL是由哪个公司最先开发的？Verilog HDL是由Gateway Design Automation公司最先开发的7.Verilog HDL中的两类主要数据类型是什么？线网数据类型和寄存器数据类型。
线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
8.UDP代表什么？UDP代表用户定义原语9.写出两个开关级基本门的名称。
pmos nmos10.写出两个基本逻辑门的名称。
and or第2章 HDL指南1. 在数据流描述方式中使用什么语句描述一个设计？设计的数据流行为使用连续赋值语句进行描述2. 使用` t i m e s c a l e 编译器指令的目的是什么？举出一个实例。
使用编译指令将时间单位与物理时间相关联。
例如` timescale 1ns /100ps 此语句说明时延时间单位为1ns并且时间精度为100ps (时间精度是指所有的时延必须被限定在0.1ns内)3. 在过程赋值语句中可以定义哪两种时延？请举例详细说明。
reg [7:0] q=8‘b10000000;右边是最低位，q[0]~q[6]为0，q[7]为1q[7:0]<={q[0],q[7:1]}相当于一个循环右移操作，将q[0]的值赋给q[7]，q[7]~q[1]依次向右移位一位。
根据前值8‘b10000000，第一个时钟周期后变为8‘b01000000;第二个时钟周期后变为8‘b00100000;类推。
第八个时钟周期后又回到q=8‘b10000000一、选择题：1、下列标示符哪些是合法的（B ）A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值，起缺省值是（D ）A、xB、1C、0D、z3、现网中的值被解释为无符号数。
在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（ A ）//补码！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0] mema[255:0]正确的赋值是（A ）A、mema[5]=3’ d0,B、8’ d0;C、1’ b1;D、mema[5][3:0]=4’ d15、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D )module code(x,y); module top;paramee delay1=1,delay2=1; …………….……………………………… code #(1,5) d1(x1,y1);endmodule endmoduleA、（1,1）B、（5,5）C、（5,1）D、（1,5）6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（B ）A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、时间尺度定义为timescale 10ns/100ps，选择正确答案（C ）A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B ）//去除无效0A、current value=1001,a=09B、current vale=1001,a=9C、1001,9D、current vale=00…001001,a=99、always begin #5 clk=0；#10 clk=~clk;end产生的波形（ A ）//5占15的1/3A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（C ）//注意引用A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确二、填空题：（共15分，每小题3分）1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。
河北大学课程考核试卷2008——2009学年第一学期2006级电气类专业（类）考核科目EDA技术课程类别必修考核类型考查考核方式闭卷类别A一、选择题：1、下列标示符哪些是合法的（B ）A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值，起缺省值是（D ）A、xB、1C、0D、z3、现网中的值被解释为无符号数。
在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（ A ）A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0] mema[255:0]正确的赋值是（A ）A、mema[5]=3’ d0,B、8’ d0;C、1’ b1;D、mema[5][3:0]=4’ d15、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D )module code(x,y); module top;paramee delay1=1,delay2=1; …………….……………………………… code #(1,5) d1(x1,y1);endmodule endmoduleA、（1,1）B、（5,5）C、（5,1）D、（1,5）6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（B ）A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、时间尺度定义为timescale 10ns/100ps，选择正确答案（C ）A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B ）A、current value=1001,a=09B、current vale=1001,a=9C、1001,9D、current vale=00…001001,a=99、aways begin #5 clk=0；#10 clk=~clk;end产生的波形（ A ）A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（C ）A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确二、填空题：（共15分，每小题3分）1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。
一、选择题：1、下列标示符哪些是合法的（B ）A、$timeB、_dateC、8sumD、mux#2、如果线网类型变量说明后未赋值，起缺省值是（D ）A、xB、1C、0D、z3、现网中的值被解释为无符号数。
在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A ）//补码！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！A、4’b1101B、4’b0011C、4’bxx11D、4’bzz114、reg[7:0] mema[255:0]正确的赋值是（A ）A、mema[5]=3’ d0,B、8’ d0;C、1’ b1;D、mema[5][3:0]=4’ d15、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D )module code(x,y); module top;paramee delay1=1,delay2=1; …………….………………………………code #(1,5) d1(x1,y1);endmodule endmoduleA、（1,1）B、（5,5）C、（5,1）D、（1,5）6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（B ）A、a&b=0B、a&&b=1C、b&a=xD、b&&a=x7、时间尺度定义为timescale 10ns/100ps，选择正确答案（C ）A、时间精度10nsB、时间单位100psC、时间精度100psD、时间精度不确定8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B ）//去除无效0A、current value=1001,a=09B、current vale=1001,a=9C、1001,9D、current vale=00…001001,a=99、always begin #5 clk=0；#10 clk=~clk;end产生的波形（A ）//5占15的1/3A、占空比1/3B、clk=1C、clk=0D、周期为1010、在Verilog中定义了宏名`define sum a+b+c 下面宏名引用正确的是（C ）//注意引用A、out=’sum+d;B、out=sum+d;C、out=`sum+d;D、都正确二、填空题：（共15分，每小题3分）1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。
VerilogHDL硬件描述语言复习一、1. Verilog HDL 是在哪一年首次被I E E E标准化的？答：Verilog HDL是在1995年首次被IEEE标准化的。
2. Verilog HDL支持哪三种根本描述方式？答：Verilog HDL可采用三种不同方式或混合方式对设计建模。
这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；构造化方式—使用门和模块实例语句描述建模3. Verilog HDL 是由哪个公司最先开发的？答：Verilog HDL是由Gateway Design Automation公司最先开发的4. Verilog HDL中的两类主要数据类型什么？答：线网数据类型和存放器数据类型。
线网类型表示构件间的物理连线，而存放器类型表示抽象的数据存储元件。
5. U D P代表什么？答：UDP代表用户定义原语6. 写出两个开关级根本门的名称。
答：pmos nmos7.写出两个根本逻辑门的名称。
答：and or8.在数据流描述方式中使用什么语句描述一个设计？答：设计的数据流行为使用连续赋值语句进展描述9. 采用构造描述方式描述1位全加器。
答：module full_add(a,b,cin,s,co);input a,b,cin;output s,co;wire S1,T1,T2,T3;xorX1(S1,a,b),X2(s,S1,cin);andA1(T3,a,b),A2(T2,b,cin),A3(T1,a,cin);orO1(co,T1,T2,T3);endmodule10. i n i t i a l语句与always 语句的关键区别是什么？答： 1) initial语句：此语句只执行一次。
2) always语句：此语句总是循环执行, 或者说此语句重复执行。
11.采用数据流方式描述2 - 4译码器。
答：'timescale 1ns/nsmodule Decoder2×4(A,B,EN,Z);input A,B,EN;output [0:3]Z;wire abar,Bbar;assign #1 Abar=~A;assign #1 Bbar=~B;assign #2 Z[0]=~(Abar&Bbar&EN);assign #2 Z[1]=~(Abar&B&EN);assign #2 Z[2]=~(A&Bbar&EN);assign #2 Z[3]=~(A&B&EN);endmodule1 2. 找出下面连续赋值语句的错误。
EDA verilog hdl考试题和答案一、选择题（每题2分，共20分）1. 在Verilog HDL中，以下哪个关键字用于定义模块？A. moduleB. endmoduleC. inputD. output答案：A2. Verilog HDL中，以下哪个操作符用于按位取反？A. ~B. !C. ^D. &答案：A3. 在Verilog HDL中，以下哪个关键字用于定义组合逻辑？A. alwaysB. initialC. always_combD. always_seq答案：C4. 以下哪个是Verilog HDL中合法的标识符？A. 2variableB. variable2C. variable$2D. variable_2答案：B5. 在Verilog HDL中，以下哪个关键字用于定义信号的初始值？A. initialB. alwaysC. assignD. defparam答案：A6. 在Verilog HDL中，以下哪个关键字用于定义参数？A. parameterB. defparamC. localparamD. specparam答案：A7. 在Verilog HDL中，以下哪个关键字用于定义一个始终块，该块在仿真开始时执行一次？A. alwaysB. initialC. always_combD. always_ff答案：B8. 在Verilog HDL中，以下哪个操作符用于逻辑与？A. &&B. &C. ||D. |答案：B9. 在Verilog HDL中，以下哪个关键字用于定义一个始终块，该块在信号变化时触发？A. alwaysB. initialC. always_combD. always_ff答案：A10. 在Verilog HDL中，以下哪个关键字用于定义一个三态输出？A. outputB. inoutC. triD. wire答案：C二、填空题（每题2分，共20分）1. 在Verilog HDL中，____关键字用于定义一个始终块，该块在信号的边沿触发时执行。
VerilogHDL硬件描述语言复习一、1. Verilog HDL 是在哪一年首次被I E E E标准化的？答：Verilog HDL是在1995年首次被IEEE标准化的。
2. Verilog HDL支持哪三种基本描述方式？答：Verilog HDL可采用三种不同方式或混合方式对设计建模。
这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模3. Verilog HDL 是由哪个公司最先开发的？答：Verilog HDL是由Gateway Design Automation公司最先开发的4. Verilog HDL中的两类主要数据类型什么？答：线网数据类型和寄存器数据类型。
线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
5. U D P代表什么？答：UDP代表用户定义原语6. 写出两个开关级基本门的名称。
答：pmos nmos7.写出两个基本逻辑门的名称。
答：and or8.在数据流描述方式中使用什么语句描述一个设计？答：设计的数据流行为使用连续赋值语句进行描述9. 采用结构描述方式描述1位全加器。
答：module full_add(a,b,cin,s,co);input a,b,cin;output s,co;wire S1,T1,T2,T3;xorX1(S1,a,b),X2(s,S1,cin);andA1(T3,a,b),A2(T2,b,cin),A3(T1,a,cin);orO1(co,T1,T2,T3);endmodule10. i n i t i a l语句与always 语句的关键区别是什么？答： 1) initial语句：此语句只执行一次。
2) always语句：此语句总是循环执行, 或者说此语句重复执行。
11.采用数据流方式描述2 - 4译码器。
答：'timescale 1ns/nsmodule Decoder2×4(A,B,EN,Z);input A,B,EN;output [0:3]Z;wire abar,Bbar;assign #1 Abar=~A;assign #1 Bbar=~B;assign #2 Z[0]=~(Abar&Bbar&EN);assign #2 Z[1]=~(Abar&B&EN);assign #2 Z[2]=~(A&Bbar&EN);assign #2 Z[3]=~(A&B&EN);endmodule1 2. 找出下面连续赋值语句的错误。
【第一章】1、FPGA 芯片的发展主要体现在哪几个方面?未来的发展趋势是什么？答：新型芯片的规模越来越大，成本越来越低,低端的FPGA已逐步取代了传统的数字元件.先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。
随着半导体制造工艺的不同提高，FPGA的集成度将不断提高,制造成本将不断降低，其作为替代ASIC来实现电子系统的前景将日趋光明。
2、EDA 技术的优势是什么？答:1.用HDL对数字系统进行抽象的行为与功能描述以及具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。
2.EDA工具之所以能够完成各种自动设计过程，关键是有各类库的支持。
3.某些HDL也是文档型的语言，极大地简化了设计文档的管理。
4。
EDA具有日益强大的逻辑设计仿真测试技术，极大地提高了大规模系统电子设计的自动化程度。
5。
基于EDA技术的设计，由于用HDL表达的成功的专用功能设计在实现目标方面有很大的可选性,它既可以用不同来源的通用FPGA/CPLD实现，也可以直接以ASIC来实现，设计者拥有完全的自主权。
6。
EDA技术的设计语言是标准化的，不会由于设计对象的不同而改变;它的开发工具是规范化的，EDA软件平台支持任何标准化的设计语言；它的设计成果是通用性的,IP核具有规范的接口协议。
良好的可移植与可测试性，为系统开发提供了可靠的保证。
7.EDA技术能将所有设计环节纳入统一的自顶向下的设计方案中。
8。
EDA不但在整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟,而且在系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试。
3、EDA 的设计流程包括哪几个环节？ANS: ①设计输入（原理图/HDL 文本编辑) ②综合③FPGA/CPLD 适配④时序仿真与功能门级仿真⑤FPGA/CPLD 编程下载⑥FPGA/CPLD 器件电路硬件检测。
