EDA课程设计完整版---数字秒表(设计报告+仿真文件+硬件实现)

课程设计任务书学生姓名：专业班级：电子科学与技术电子00901班指导教师：工作单位：武汉理工大学信息工程学院题目: 数字秒表一、设计目的①根据设计要求，完成对数字秒表的设计。

②进一步加强对QuartusⅡ的应用和对VHDL语言的使用。

二、设计内容和要求①计时精度应大于1/100S，计时器能显示1/100S的时间，提供给计时器内部定时的时钟频率应大于100Hz，这里选用1KHz。

②计时器的最大计时时间为1小时，为此需要6位的显示器，显示的最长时间为59分59.99秒。

③设置有复位和起/停开关，复位开关用来使计数器清零，做好计时准备。

起停开关的使用方法与传统的机械式计数器相同，即按一下，启动计时器开始计时，再按一下计时终止。

三、初始条件CPLD，按键，时钟信号等。

四、时间安排：EDA课程设计布置工作 6.11设计 6.12~6.15硬件调试 6.17~6.19撰写设计报告 6.20~6.21检查硬件、答辩、提交设计报告 6.22指导教师签名：年月日系主任（或责任教师）签名年月日目录摘要 (I)Abstract (II)绪论............................................................................................................................ I II 一系统设计方案. (1)二底层模块设计 (2)2.1 计时电路 (2)2.1.1 时基分频器 (2)2.1.2 100进制计数器 (2)2.1.3 60进制计数器 (3)2.2 计时控制电路 (3)2.3 显示电路 (4)2.3.1 七段译码器 (4)2.3.2 扫描模块 (4)三顶层原理图 (5)四系统仿真 (6)4.1计时电路的仿真 (6)4.2计时控制电路的仿真 (7)4.3 显示电路的仿真 (8)五器件编程与硬件下载 (9)六心得体会 (10)七参考文献 (11)附录 (12)摘要随着人们生活水平的日益提高，社会体系的日益完善，人们对于各种应用器件的要求也越来越高。

《EDA课程设计——秒表》题目数字秒表学院信息学院专业电子信息工程班级 11电子A姓名朱彦杰学号指导教师凌朝东课题名称秒表完成时间11.28指导教师凌朝东学生姓名朱彦杰班级11电子A总体设计要求和技术要点设计要求：5. 秒表，难度系数0.9要求：计时范围为0∼59 分59 秒，精度为百分之一秒；能同时显示分秒信息（LED 数码管）。

技术要点：1．利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。

该秒表计时范围为0秒~59分59.99秒，显示的最长时间为59分59秒，计时精度为10毫秒以内，具有复位功能。

2.秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出。

一、系统组成模块连接图和系统框图- 3 -二、模块器件及其程序1、分频模块及其程序本模块实现脉冲分频，本实验使用的EP2C5T144C8的频率计进行50MHz 分频产生100HZ 的脉冲。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpin ISPORT ( CLK: IN STD_LOGIC; OUTCLK: out std_logic ); END fenpin;ARCHITECTURE behav OF fenpin IS BEGINPROCESS( CLK )variable cnt:integer range 0 to ; BEGINIF CLK'EVENT AND CLK = '1' THEN if cnt= then cnt:=0; outclk<='1'; elsecnt:=cnt+1;分频器十进制计数器 时钟频率十进制计数器 十进制计数器六进制计数器十进制计数器 六进制计数器输出到LED开始清零outclk<='0';end if;END IF;END PROCESS;END behav;2、十进制程序产生99毫秒、秒的低位、分的低位的功能。

基于EDA的数字秒表课程设计一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握数字秒表的基本原理；2. 学生能描述数字秒表的电路结构，了解各个部分的功能和相互关系；3. 学生能掌握数字秒表设计中所涉及的数字逻辑，如计时、清零、启动/停止等功能的实现。

技能目标：1. 学生能够运用所学知识，使用EDA工具进行数字秒表的电路设计和仿真；2. 学生能够分析并解决数字秒表设计过程中遇到的问题，提高实际操作能力；3. 学生能够通过小组合作，完成数字秒表的调试与优化，提高团队协作能力。

情感态度价值观目标：1. 学生通过本课程的学习，培养对电子设计的兴趣和热情，提高探究精神；2. 学生能够认识到科技发展对日常生活的影响，增强社会责任感和创新意识；3. 学生在小组合作中学会尊重他人意见，培养良好的沟通能力和团队精神。

分析课程性质、学生特点和教学要求，本课程目标将分解为以下具体学习成果：1. 学生能够独立完成数字秒表的电路设计和仿真；2. 学生能够通过小组合作，完成数字秒表的调试与优化，并撰写实验报告；3. 学生能够对课程中所学知识进行总结，以口头或书面的形式进行分享。

二、教学内容本课程教学内容依据课程目标，紧密结合教材，制定以下详细教学大纲：1. 数字电路基础知识回顾- 复习数字逻辑基础，强调触发器、计数器等基本组件的工作原理。

2. EDA工具介绍- 介绍EDA软件的使用方法，如Multisim、Proteus等。

3. 数字秒表的原理与设计- 讲解数字秒表的电路结构，分析各部分功能；- 引导学生理解秒表的计时原理，探讨如何实现启动、停止、清零等功能。

4. 电路设计与仿真- 指导学生使用EDA工具进行数字秒表的电路设计；- 教学过程中，针对设计过程中可能遇到的问题进行讲解和指导。

5. 小组合作调试与优化- 学生分组进行电路调试，优化设计；- 引导学生学会分析问题、解决问题，提高实际操作能力。

目录数字秒表设计性实验任务书 ........................................................ 错误!未定义书签。

一、设计性实验目的 ............................................................... 错误!未定义书签。

二、设计性实验说明 ............................................................... 错误!未定义书签。

三、实验箱给定硬件 ............................................................... 错误!未定义书签。

四、要求 ................................................................................... 错误!未定义书签。

实验报告 .. (3)一、数字秒表顶层设计 (3)二、数字秒表内部设计 (3)1、分频器 (3)2、十进制计数器 (4)3、六进制计数器 (6)4、二十四进制计数器 (7)5、数据选择和数码管选择模块 (8)6、数码管驱动模块： (10)三、数字秒表仿真波形 (11)四、实验总结 (11)数字秒表设计性实验任务书一、设计性实验目的：在MAX-PLUS II软件平台上，熟练运用VHDL硬件描述语言，完成数字时钟的文本输入或原理图输入、编译、综合、仿真，利用EDA实验箱，实现数字秒表的硬件实现。

二、设计性实验说明：1、数字秒表电路主要由：分频器、扫描显示译码器、六十进制计数器（或由十进制计数器与六进制计数器组成），十二进制计数器（或二十四进制计数器）、一百进制计数器电路组成；2、数字秒表显示由小时（十二或二十四进制任选）、分钟（六十进制）、秒（六十进制）、十分之一秒、百分之一秒组成；3、各模块功能：（1）分频器模块：用来产生100Hz计时脉冲；（2）十二或二十四进制计数器模块：对小时进行计数；（3）六十进制计数器模块：对分秒进行计数；（4）六进制计数器模块：分别对分十位和秒十位进行计数；（5）十进制计数器模块：分别对分个位、秒个位、十分之一秒、百分之一秒进行计数；（6）扫描显示译码器模块：完成对7字段数码管/液晶显示的控制；（7）一百进制计数器模块：对十分之一秒和百分之一秒进行计数；三、实验箱给定硬件：1、系统时钟脉冲信号为10MHz；2、CPLD/FPGA芯片型号：EPM7128SLC84-5、EPM1K30TC144-3、EPM1K100QC208-3（根据实验箱上的芯片型号选择）；3、8个7字段共阴显示数码管（选用）；4、液晶显示器1602（选用）；5、拨码开关、按键；四、要求：1、精确显示小时、分钟、秒；2、具有清零、启动、保持功能；3、显示采用数码管显示或液晶显示；实验报告一、数字秒表顶层设计外部输入：启动/停止信号（start）；10MHZ的时钟信号（clk）；清零信号（clr）；外部输出：位选控制信号（sel0、sel1、sel2）；7段数码管显示信号（led0、led1、led2、led3、led4、led5、led6、led7）；数字秒表顶层原理图二、数字秒表内部设计1、分频器功能：将10MHz的时钟信号转换成100Hz的计时脉冲，使秒表正常工作。

EDA数字秒表设计专业：自动化班级学号：5090431姓名：2011年 6 月15 日数字秒表设计实验任务书一、设计实验目的：在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。

二、设计实验说明及要求：1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进制计数器（或十进制计数器与6进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。

在整个秒表中最关键的是如何获得一个精确的100H Z计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动。

2、数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示。

3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。

4、时、分、秒、百分之一秒显示准确。

三、数字时钟组成及功能：1、分频率器：用来产生100H Z计时脉冲；2、十二或二十四进制计数器：对时进行计数3、六十进制计数器：对分和秒进行计数；4、六进制计数器：分别对秒十位和分十位进行计数；5、十进制计数器：分别对秒个位和分个位进行计数；6、扫描显示译码器：完成对7字段数码管显示的控制；四、系统硬件要求：1、时钟信号为10MHz；2、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3（根据实验箱上FPGA芯片具体选择）；3、8个7段扫描共阴级数码显示管；4、按键开关（清零、启动、保持）；五、设计内容及步骤：1、根据电路持点，用层次设计概念。

将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念；2、软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合；3、适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有更深一步了解。

EDA多功能秒表课程设计一、课程目标知识目标：1. 学生能理解EDA多功能秒表的基本原理和功能。

2. 学生能掌握秒表的计时、计次和闹钟等功能操作。

3. 学生了解秒表在日常生活和运动竞赛中的应用。

技能目标：1. 学生能运用所学知识，独立操作多功能秒表，进行计时和计次。

2. 学生能通过分析秒表数据，提高解决问题的能力。

3. 学生能运用秒表进行简单的运动计时和数据分析。

情感态度价值观目标：1. 学生培养对电子产品的兴趣，激发学习电子技术知识的热情。

2. 学生在团队协作中，培养合作精神和沟通能力。

3. 学生通过运用秒表进行运动计时，培养公平竞争和尊重规则的意识。

课程性质：本课程为实践性较强的电子技术课程，结合多功能秒表的实用功能，使学生掌握基本操作和运用。

学生特点：学生处于好奇心强、动手能力逐渐增强的阶段，对新鲜事物充满兴趣，善于合作与分享。

教学要求：教师需引导学生主动参与，注重实践操作，培养学生动手能力和解决问题的能力。

在教学过程中，关注学生的情感态度，激发学生的学习兴趣，提高学生的综合素质。

通过本课程的学习，使学生将所学知识应用于实际生活，达到学以致用的目的。

二、教学内容本章节教学内容主要包括以下几部分：1. 多功能秒表的原理与结构：介绍秒表的电子元件、工作原理和整体结构，使学生了解秒表的内部构造和功能实现方式。

教材章节：第一章 电子元件与电路基础2. 多功能秒表的操作与使用：详细讲解秒表的计时、计次、闹钟等功能操作，以及如何进行复位、设置等操作。

教材章节：第二章 数字电路与计时器3. 秒表在运动计时中的应用：通过实例分析，使学生了解秒表在运动竞赛中的实际应用，如田径、游泳等项目的计时。

教材章节：第三章 计时器在体育运动中的应用4. 秒表数据的分析与处理：教授学生如何分析秒表数据，进行简单的数据处理，提高学生解决问题的能力。

教材章节：第四章 数据分析与处理5. 实践操作：安排学生进行实际操作，如使用秒表进行计时、计次，分析数据等，巩固所学知识。

课程设计任务书题目: 基于EDA技术的电子秒表设计与实现初始条件：简述电子秒表的工作原理和方法的基础上，设计一个电子秒表，利用EDA软件完成实际、编译、综合、优化和仿真测试等功能要求完成的主要任务:1.秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分。

2.整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。

3.当最高位记到6时停止计数显示译码器全部显示零，并发出十声警报声。

按下复位按钮后继续计数。

时间安排：1）2013年7月8日，查阅相关资料，学习设计原理。

2）2013年7月9日，方案选择和电路设计仿真。

3）2013年7月10 日，电路调试和设计说明书撰写。

4）2013年7月12 日，上交设计成果及报告，同时进行答辩。

指导教师签名：年月日系主任（或责任教师）签名：年月日摘要 (1)Abstract (2)1数字秒表的设计方案 (3)1.1 绪论 (3)1.2 设计方案的选择与论证 (3)1.2 数字秒表的性能 (4)1.3 数字秒表的具体设计方案 (5)2数字秒表的电路设计 (6)2.1 计数模块 (6)2.2 记忆模块 (7)2.4 译码模块 (9)2.5 标准时钟脉冲产生电路 (10)2.6 整体电路 (10)3数字秒表的软件设计 (11)3.1 端口定义 (11)3.2 数字秒表主程序 (12)3.3 记数模块子程序 (14)3.4 记忆模块子程序 (14)3.4 选择输出模块子程序 (15)4数字秒表的仿真与实验 (16)4.1 数字秒表的QUARTUSⅡ软件仿真 (16)4.2 EDA实验箱的硬件仿真 (23)总结 (25)参考文献 (26)附录1 数字秒表电路图 (27)附录2 数字秒表明细表 (28)附录3 数字秒表源程序代码 (29)摘要本设计利用基于VHDL的DEA设计工具，采用大规模可编程逻辑器件的FPGA，通过设计芯片来实现系统功能。

用EDA技术设计数字系统，在每一层次上，都有描述、划分、综合、和验证四种类型的工作。

EDA数字秒表的设计第一篇：EDA数字秒表的设计设计报告——数字秒表的设计EDA 一设计目的1.根据设计要求，完成对数字秒表的设计。

2.进一步加强对QuartusⅡ的应用和对Verilog HDL语言的使用。

二设计内容和要求1.计时精度应大于1/100S，计时器能显示1/100S的时间，提供给计时器内部定时的时钟频率应大于100Hz，这里选用KHz。

2.计时器的最大计时时间为1小时，为此需要6位的显示器，显示的最长时间为59分59.99秒。

3.设置有复位和起/停开关，复位开关用来使计数器清零，做好计时准备。

起停开关的使用方法与传统的机械式计数器相同，即按一下，启动计时器开始计时，再按一下计时终止。

三系统设计方案自顶向下的设计自顶向下的设计方法是数字系统设计中最常用的设计方法.也是基于芯片的系统设计的主要方法。

自顶向下的设计方法利用功能分割手段将设计由上到下进行层次话和模块化，及分层次、分模块进行设计和仿真。

功能分割时，将系统功能分解为功能块，功能块再分解为逻辑块，逻辑块再分解为更少的逻辑块和电路。

如此分割，逐步的将系统细化，将功能逐步的具体化，模块化。

高层次设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详细描述在下一设计层次说明，最底层的设计才涉及具体寄存器和逻辑门电路等实现方式的描述。

四模块设计1.分频模块将输入1KHZ的系统时钟经过十分频分为100HZ的单位时钟。

编程原理跟计数器原理相似。

2.定时模块采用2个60进制、1个100进制的BCD码全加器作为定时器，分为分，秒，百分秒，输入时钟信号为分频器输出信号100HZ时钟，外界两个拨码开关作为清零按钮和暂停按钮。

3.位选发生器：根据显示的数据位和人眼暂留效应，设计显示分为分、秒、百分秒位，每位需要2个数码管进行显示，因此变化频率至少为300HZ，为了方便则采用1KHZ，循环码则从000循环到101。

4.多路选择器根据位选信号，输出对应位显示的数据。

电子课程设计—数字秒表的设计数字秒表的设计数字秒表的设计一、设计任务与要求1、数字秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。

秒。

2 2、数字秒表的计时精度是、数字秒表的计时精度是10ms 10ms。

3 3、、复位开关可以在任何情况下使用，复位开关可以在任何情况下使用，即便在计时过程中，即便在计时过程中，即便在计时过程中，只要按一下复位只要按一下复位开关，计时器就清零，并做好下次计时的准备。

开关，计时器就清零，并做好下次计时的准备。

4 4、、具有启具有启//停开关，停开关，即按一下启即按一下启即按一下启//停开关，停开关，启动计时器开始计时，启动计时器开始计时，启动计时器开始计时，再按一下再按一下启/停开关则停止计时。

停开关则停止计时。

二、总体框图由频率信号输出端输出频率为100HZ 的时钟信号，输入到微妙模块的时钟端clk ，高/低电平电平频率信号输入输入微妙模块微妙模块秒模块秒模块分模块分模块置数/位选位选显示模块显示模块进位进位微妙模块为100进制的计数器，产生的进位信号co 输入到下一级秒模块的时钟端，以此类推，直到分模块计数到59进60时，产生的进位信号不输出，计数清零。

将微妙、秒、分产生的计数通过置数/位选再通过显示模块实时显示。

设计方案：利用一块芯片完成除时钟源，利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功按键和显示器之外的所有数字电路功能。

所有数字逻辑功能都在CPLD 器件上用VHDL 语言实现。

这样设计具有体积小，设计周期短，调试方便，故障率地和修改升级容易等特点，本设计采用自顶向下，混合输入方式（原理图输入——顶层文件链接和VHDL 语言输入——各模块程序设计）实现数字秒表的设计，下载和调试。

三、功能模块1.1. 微秒模块微秒模块采用VHDL 语言输入方式，以时钟clk clk，清零信号，清零信号clr 以及暂停信号STOP 为进程敏感变量，程序如下：为进程敏感变量，程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity MINSECONDb isport(clk,clrm,stop:in std_logic;----时钟时钟//清零信号清零信号secm1,secm0:out std_logic_vector(3 downto 0);----秒高位秒高位//低位co:out std_logic);------- co:out std_logic);-------输出输出输出//进位信号进位信号 end MINSECONDb;architecture SEC of MINSECONDb is signal clk1,DOUT2:std_logic;beginprocess(clk,clrm)variable cnt1,cnt0:std_logic_vector(3 downto 0);---计数计数 VARIABLE COUNT2 :INTEGER RANGE 0 TO 10 beginIF CLK'EVENT AND CLK='1'THENIF COUNT2>=0 AND COUNT2<10 THEN COUNT2:=COUNT2+1; ELSE COUNT2:=0;DOUT2<= NOT DOUT2; END IF; END IF;if clrm='1' then----if clrm='1' then----当当clr 为1时，高低位均为0cnt1:="0000"; cnt0:="0000";elsif clk'event and clk='1' then if stop='1' then cnt0:=cnt0; cnt1:=cnt1; end if;if cnt1="1001" and cnt0="1000" ;then----then----当记数为当记数为9898（实际是经过（实际是经过59个记时脉冲）个记时脉冲） co<='1';----co<='1';----进位进位进位cnt0:="1001";----cnt0:="1001";----低位为低位为9elsif cnt0<"1001" then----elsif cnt0<"1001" then----小于小于9时 cnt0:=cnt0+1;----cnt0:=cnt0+1;----计数计数计数 --elsif cnt0="1001" then --clk1<=not clk1;elsecnt0:="0000";if cnt1<"1001" then----if cnt1<"1001" then----高位小于高位小于9时 cnt1:=cnt1+1; elsecnt1:="0000"; co<='0'; end if; end if; end if;secm1<=cnt1; secm0<=cnt0;end process; end SEC;程序生成器件如图：clk clrm stopsecm1[3..0]secm0[3..0]coMINSECONDbinst3微妙模块生成的器件可以实现带有100进制进位和清零功能，暂停等功能，MINSECONDb 输入为100HZ 脉冲和低电平的清零信号CLR 与暂停信号STOP STOP，输出，输出微妙个位、十位及进位信号CO CO。

EDA实验报告数字秒表的设计指导老师：谭会生班级：电技1503学号：：博交通工程学院2017.10.28实验二数字秒表电路的设计一、实验目的1.学习Quartus Ⅱ软件的使用方法。

2.学习GW48系列或其他EDA实验开发系统的基本使用方法。

3.学习VHDL程序的基本结构和基本语句的使用。

二、实验容设计并调试一个计时围为0.01s~1h的数字秒表，并用GW48系列或其他EDA实验开发系统进行硬件验证。

三、实验要求1.画出系统的原理框图，说明系统中各主要组成部分的功能。

2.编写各个VHDL源程序。

3.根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。

4.根据选用的EDA实验开发装置偏好用于硬件验证的管脚锁定表格或文件。

5.记录系统仿真，逻辑综合及硬件验证结果。

6.记录实验过程中出现的问题及解决方法。

四、实验条件1.开发软件：Quartus Ⅱ13.0.2.实验设备：GW48系列EDA实验开发系统。

3.拟用芯片：EP3C55F484C7五、实验设计1.设计思路要设计一个计时为0.01S~1h的数字秒表，首先要有一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。

其次，除了对每一个计数器需要设置清零信号输入外，还需为六个技术器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。

因此数字秒表可由一个分频器、四个十进制计数器以及两个六进制记数器组成，如图1所示。

系统原理框图2.VHDL程序（1）3MHz→100Hz分频器的源程序CLKGEN.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN ISPORT(CLK: IN STD_LOGIC; --3MHZ信号输入NEWCLK: OUT STD_LOGIC); --100HZ计时时钟信号输出END ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN ISSIGNAL CNTER: INTEGER RANGE 0 TO 10#239999#; --十进制计数预置数BEGINPROCESS(CLK) ISBEGINIF CLK' EVENT AND CLK='1'THENIF CNTER=10#239999#THEN CNTER<=0; --3MHZ信号变为100MHZ，计数常熟为30000ELSE CNTER<=CNTER+1;END IF;END IF;END PROCESS;PROCESS(CNTER) IS --计数溢出信号控制BEGINIF CNTER=10#239999#THEN NEWCLK<='1';ELSE NEWCLK<='0';END IF;END PROCESS;END ARCHITECTURE ART;六进制计数器的源程序CNT6.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT(CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;ENA: IN STD_LOGIC;CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC);END ENTITY CNT6;ARCHITECTURE ART OF CNT6 ISSIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR,ENA) ISBEGINIF CLR='1'THEN CQI<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF ENA='1'THENIF CQI="0101" THEN CQI<="0000";ELSE CQI<=CQI+'1';END IF;END IF;END IF;END PROCESS;PROCESS(CQI) ISBEGINIF CQI="0000" THEN CO<='1';ELSE CO<='0';END IF;END PROCESS;CQ<=CQI;END ARCHITECTURE ART;十进制计数器的源程序CNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC;CLR:IN STD_LOGIC;ENA: IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC );END ENTITY CNT10;ARCHITECTURE ART OF CNT10 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(CLK,CLR,ENA) ISBEGINIF CLR='1' THEN CQI<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF ENA='1' THENIF CQI="1001" THEN CQI<="0000";ELSE CQI<=CQI+'1';END IF;END IF;END IF;END PROCESS;PROCESS(CQI) ISBEGINIF CLK'EVENT AND CLK='1' THENIF CQI<"1001" THEN CO<='0';ELSE CO<='1';END IF;END IF;END PROCESS;CQ<=CQI;END ARCHITECTURE ART;数字秒表的源程序TIMES.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TIMES ISPORT(CLR: IN STD_LOGIC;CLK: IN STD_LOGIC;CLK2: IN STD_LOGIC;ENA: IN STD_LOGIC;COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY TIMES;ARCHITECTURE ART OF TIMES ISCOMPONENT CLKGEN ISPORT(CLK: IN STD_LOGIC;NEWCLK: OUT STD_LOGIC);END COMPONENT CLKGEN;COMPONENT CNT10 ISPORT(CLK, CLR, ENA: IN STD_LOGIC;CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC);END COMPONENT CNT10;COMPONENT CNT6 ISPORT(CLK, CLR, ENA: IN STD_LOGIC;CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC);END COMPONENT CNT6;COMPONENT CTRLS IS --元件定义语句PORT(CLK: IN STD_LOGIC; --端口说明语句（端口名：端口模式数据类型）SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END COMPONENT CTRLS;COMPONENT DISPLAY IS --元件定义语句PORT(SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0);DATAIN: IN STD_LOGIC_VECTOR(23 DOWNTO 0);COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END COMPONENT DISPLAY;SIGNAL S0: STD_LOGIC;SIGNAL S1, S2, S3, S4, S5: STD_LOGIC;SIGNAL SEL: STD_LOGIC_VECTOR(2 DOWNTO 0); --定义1个标准位矢量的位矢量信号SEL,含有3个元素SIGNAL DOUT:STD_LOGIC_VECTOR(23 DOWNTO 0); --定义1个标准位矢量的位矢量信号DOUT，有24个数组元素BEGINU0: CLKGEN PORT MAP(CLK=>CLK, NEWCLK=>S0); --名字关联U1: CNT10 PORT MAP(S0, CLR, ENA, DOUT(3 DOWNTO 0), S1);U2: CNT10 PORT MAP(S1, CLR, ENA, DOUT(7 downto 4), S2); --位置关联U3: CNT10 PORT MAP(S2, CLR, ENA, DOUT(11 DOWNTO 8), S3);U4: CNT6 PORT MAP(S3, CLR, ENA, DOUT(15 DOWNTO 12), S4);U5: CNT10 PORT MAP(S4, CLR, ENA, DOUT(19 DOWNTO 16), S5);U6: CNT6 PORT MAP(S5, CLR, ENA, DOUT(23 DOWNTO 20));U7: CTRLS PORT MAP(CLK2,SEL);U8: DISPLAY PORT MAP(SEL(2 DOWNTO 0),DOUT(23 DOWNTO 0),COM(7 DOWNTO 0),SEG(7 DOWNTO 0)); --位置关联方式END ARCHITECTURE ART;六、实验结果及总结（1）仿真波形本设计包括两个层次，先进行底层的分频器CLKGEN、十进制计数器CNT10和六进制计数器CNT6的仿真，再进行顶层TIMES的仿真。

实验一 数字式秒表设计一、设计任务与技术指标试设计并制作一个用七段数码管显示的秒表，并具有如下指标：1. 设计一个用七段数码管显示的秒表，它有“分”、“秒”、“百分之一秒” 十进制显示，如图1所示：图1 秒表表盘示意图2. 开机显示00.00.00，最大显示23.59.99; 3. 能够准确地计时并正确显示时间，计时精度 0.01秒；4. 用户可以随时开始计时，也可随时结束计时。

二、设计原理该系统由时钟信号发生器、分频电路、计时电路、译码显示电路等模块组成。

其总体框图如图2所示：图2 系统总体框图1.时钟信号发生器使用GW48系统主板上的“CL0CK0”时钟频率来实现（信号频率范围：0.5Hz ～50MHz ，建议选用1.5MHz 信号源）。

2.分频电路的设计设输入频率为1.5MHz 的脉冲信号，要求得到100Hz 的脉冲信号，那么分频系数的计算公式如下：分频系数＝分频后的频率分频前的频率3.计时电路在数字电路中，计时电路一般是用计数器来实现的，例如时间的“秒”与“分”就是一个60进制的问题。

60进制计数器外部端口图如图3所示：occlky[5…0]图3 计数器外部端口图时钟信号 发 生 器 分频 电路 计时 电路 数码管显示驱动电路计数器其中，oc是计数器进位输出端。

y[5…0]为本位输出端。

三、设计平台及可选器件GW48-CK EDA实验板开发系统、EP1K30、共阴极七段数码管、发光二极管、按键开关、电阻、电容等。

选用平台的模式：No.7四、设计要求1.编制VHDL程序，并在QuartusII环境下编译通过；2.对源程序进行逻辑仿真，仿真结果正确；3.将编译后的程序下载至目标器件，进行硬件测试，硬件测试结果正确；4.各块采用文本编辑的方式生成元件图形，在直接利用元件图形编辑秒表。

五、设计报告要求1.简单叙述设计过程（包括原理、方案）；2.画出完整的顶层文件原理图；3.给出完整的程序设计文档；4.说明调试方法与调试过程；。

eda电子秒表的课程设计一、课程目标知识目标：1. 学生能够理解电子秒表的基本原理，掌握EDA技术中电子秒表的设计流程。

2. 学生能够描述电子秒表的各个模块功能，如计时器、触发器、显示等。

3. 学生了解数字电路的基础知识，并掌握基础的编程思想。

技能目标：1. 学生能够运用所学知识，设计并实现一个简单的电子秒表，具备计时、停止、清零等功能。

2. 学生能够通过实验操作，培养动手实践能力，提高问题解决能力。

3. 学生能够运用团队协作，进行项目设计与实施，提高沟通与协作能力。

情感态度价值观目标：1. 学生培养对电子技术和编程的兴趣，激发学习热情，形成积极的学习态度。

2. 学生通过实践操作，培养创新思维和探究精神，提高自信心。

3. 学生在团队协作中，学会尊重他人，培养集体荣誉感和社会责任感。

课程性质：本课程为实践性强的课程，结合电子技术、数字电路和编程知识，培养学生的实际操作能力和团队协作精神。

学生特点：学生为初中生，具备一定的电子知识和编程基础，对实践操作感兴趣，喜欢探索新事物。

教学要求：课程要求教师引导学生主动参与，注重实践操作和团队协作，强调知识与技能的融合，培养学生解决问题的能力。

通过本课程的学习，学生能够达到上述课程目标，实现知识、技能和情感态度价值观的全面发展。

二、教学内容本课程教学内容主要包括以下几部分：1. 电子秒表原理介绍：讲解电子秒表的基本工作原理，包括计时器、触发器、显示等模块的功能和相互关系。

2. 数字电路基础知识：复习与电子秒表相关的数字电路知识，如门电路、触发器、计数器等。

3. EDA技术：介绍EDA技术的基本概念，学习如何利用EDA软件（如Multisim、Protel等）进行电子秒表的设计与仿真。

4. 编程知识：学习与电子秒表相关的编程语言和编程思想，如C语言、汇编语言等。

5. 实践操作：分组进行电子秒表的设计与制作，包括电路图绘制、程序编写、电路板焊接、调试与测试等。

教学内容安排如下：第一课时：电子秒表原理介绍，数字电路基础知识复习。

EDA 课程设计报告——数字秒表的设计指导老师：时间：组员：一、设计流程1. 文本编辑：用Active-HDL的编译环境进行编写源代码，编译通过后，保存为.hdl文件格式。

2. 功能仿真：将文件调入Active-HDL仿真环境里进行功能仿真，检查逻辑功能是否正确。

3. 逻辑综合与物理实现：将源代码调入ISE软件中，逻辑综合，管脚分配，下载到FPGA板上调试物理实现。

二、设计规划本系统设计采用自顶向下的设计方案，系统的整体组装设计原理图如图1所示，它主要由控制模块、时基分频模块，计时模块和显示模块四部分组成。

各模块分别完成计时过程的控制功能、计时功能与显示功能。

图1系统组成框图三、各模块的原理及其程序本系统设计由控制模块、时基分频模块，计时模块和显示模块四部分组成。

各模块实现秒表不同的功能。

1、控制模块计时模块的作用是针对计时过程进行控制。

计时控制模块可用俩个按钮来完成秒表的启动、停止和复位。

部分源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CTRL ISPORT( CLR,CLK,SP:IN STD_LOGIC;EN :OUT STD_LOGIC);COM:PROCESS(SP,CURRENT_STATE)BEGINEND IF;END PROCESS;END BEHAVE;2、时基分频模块时基分频模块的作用把输入时钟信号变为分频输出信号。

部分源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CB10 ISPORT( CLK: IN STD_LOGIC;CO : OUT STD_LOGIC);END CB10;ARCHITECTURE ART OF CB10 ISSIGNAL COUNT:STD_LOGIC_VECTOR (3 DOWNTO 0); BEGINPROCESS(CLK)BEGINIF RISING_EDGE(CLK)THENIF COUNT="1001"THENCOUNT<="0000";CO<='1';ELSECOUNT<=COUNT+1;CO<='0';END IF;END IF;END PROCESS;END ART;3、计时模块计时模块执行计时功能，计时方法和计算机一样是对标准时钟脉冲计数。

eda课程设计报告秒表一、教学目标本课程的教学目标是让学生掌握EDA（电子设计自动化）的基本概念、原理和应用方法。

通过本课程的学习，学生将能够：1.理解EDA的定义、发展历程和作用；2.掌握EDA工具的基本操作和功能；3.熟悉EDA设计流程和工程实践；4.了解EDA在电子工程领域的应用案例；5.培养动手实践能力和团队协作精神。

二、教学内容本课程的教学内容主要包括以下几个部分：1.EDA概述：介绍EDA的定义、发展历程、分类和作用；2.EDA工具及其应用：讲解常见EDA工具的基本操作和功能，如Cadence、Altium Designer等；3.EDA设计流程：阐述从需求分析、电路设计、仿真测试到生产制造的整个设计流程；4.EDA工程实践：通过实际案例，让学生动手实践，掌握EDA工具的应用；5.EDA应用领域：介绍EDA在电子工程、通信、嵌入式系统等领域的应用案例。

三、教学方法为了提高教学效果，本课程将采用多种教学方法相结合的方式：1.讲授法：讲解EDA的基本概念、原理和设计流程；2.案例分析法：分析实际案例，让学生了解EDA在工程实践中的应用；3.实验法：让学生动手实践，熟练掌握EDA工具的操作；4.小组讨论法：分组进行讨论，培养学生的团队协作能力和创新思维。

四、教学资源为了支持教学内容和教学方法的实施，我们将准备以下教学资源：1.教材：选用权威、实用的EDA教材，为学生提供系统性的知识体系；2.参考书：推荐一些经典的EDA参考书籍，方便学生课后自学；3.多媒体资料：制作精美的PPT、教学视频等，提高课堂效果；4.实验设备：准备充足的实验设备，确保每个学生都能动手实践。

五、教学评估本课程的评估方式将包括以下几个方面：1.平时表现：评估学生在课堂上的参与程度、提问回答等情况，占比20%；2.作业：评估学生完成作业的质量、创新性和解决问题的能力，占比30%；3.实验报告：评估学生在实验过程中的操作技能、数据分析和总结能力，占比20%；4.期末考试：评估学生对课程知识的掌握程度，占比30%。

EDA 课程设计报告书课题名称 基于VHDL 语言的数字秒表的设计姓 名胡杨学 号 0812201-40 院 系 物理与电信工程系 专 业 电子信息工程 指导教师周来秀 讲师2011年 6月10日※※※※※※※※※ ※※ ※※ ※※※※※※※※※※※2008级学生 EDA 课程设计基于VHDL语言的数字秒表的设计胡杨（湖南城市学院物理与电信工程系电子信息工程专业,益阳,413000）1设计目的（1）熟悉简单的VHDL程序。

（2）掌握相关的EDA知识。

（3）了解数字秒表的设计原理。

（4）熟悉掌握程序设计思路及运用VHDL语言控制。

（5）熟悉QuartusⅡ5.0软件的使用方法。

2设计的主要内容和要求要求设计一个简易的数字秒表，最低能精确显示到百分之一秒，最大显示到59分59.99秒。

采用数码管作为显示屏。

同时要求秒表具有暂停功能和计时暂停以及停止等秒表的基本功能首先，熟悉设计任务，查看相关资料。

然后，在理解程序的基础上自行编写代码。

之后，调试程序并软件仿真。

最后，在设计基础上，认真分析设计结果，撰写设计报告。

3 整体设计方案3.1秒表系统的设计模块秒表共有三个模块：分频模块、计时模块和显示模块。

分频模块，只提供了40 MHz和22 MHz的时钟信号，而秒表设计中要用到100 Hz的时钟作为基本时钟来产生0.01秒的精确度。

所以分频的任务就是从40 MHz（或22 MHz）的系统时钟信号中产生出100 Hz的时钟信号作为计时模块的基本时钟。

计时模块，这部分事秒表的最重要的部分。

由0.01秒到1秒进位事100进制的，而由秒到分和由分到时的进制是60进制的，秒表计时系统可以由一个100进制计数器和两个60进制计数器连接而成，即给100进制计数器提供100 Hz的时钟信号，让它产生0.01秒的精确度，即它每隔0.01秒计数一次，所以可以把其计数输出cq 连接到数码管显示上，作为0.01秒和0.1秒的计时显示，而100进制计数器的进位输出carry_out是频率为1 Hz（即周期为1秒）的另一个新的时钟信号，可以将其连接到下一个60进制计数器的时钟输入端口上，作为秒的计数精确度产生时钟，其输出是每隔1秒加1的，因此要将其输出cq显示到数码管上，作为“秒”单位的显示，相同的，这个60进制计数器的进位输出carry_out也是一个周期为1分钟的新的时钟信号，将它作为下一个60进制计数器的时钟输入，该计数器的输出就事“分”的计数输出。

EDA课程设计报告——数字秒表的设计指导老师：时间：组员：一、设计流程1.文本编辑：用Active-HDL的编译环境进行编写源代码，编译通过后，保存为.hdl文件格式。

2.功能仿真：将文件调入Active-HDL仿真环境里进行功能仿真，检查逻辑功能是否正确。

3.逻辑综合与物理实现：将源代码调入ISE软件中，逻辑综合，管脚分配，下载到FPGA板上调试物理实现。

二、设计规划本系统设计采用自顶向下的设计方案，系统的整体组装设计原理图如图1所示，它主要由控制模块、时基分频模块，计时模块和显示模块四部分组成。

各模块分别完成计时过程的控制功能、计时功能与显示功能。

图1 系统组成框图三、各模块的原理及其程序本系统设计由控制模块、时基分频模块，计时模块和显示模块四部分组成。

各模块实现秒表不同的功能。

1、控制模块计时模块的作用是针对计时过程进行控制。

计时控制模块可用俩个按钮来完成秒表的启动、停止和复位。

部分源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CTRL ISPORT( CLR,CLK,SP:IN STD_LOGIC;EN :OUT STD_LOGIC);…………………………………………COM:PROCESS(SP,CURRENT_STATE)BEGINEND IF;END PROCESS;END BEHAVE;2、时基分频模块时基分频模块的作用把输入时钟信号变为分频输出信号。

部分源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CB10 ISPORT( CLK: IN STD_LOGIC;CO : OUT STD_LOGIC);END CB10;ARCHITECTURE ART OF CB10 ISSIGNAL COUNT:STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF RISING_EDGE(CLK)THENIF COUNT="1001"THENCOUNT<="0000";CO<='1';ELSECOUNT<=COUNT+1;CO<='0';END IF;END IF;END PROCESS;END ART;3、计时模块计时模块执行计时功能，计时方法和计算机一样是对标准时钟脉冲计数。