Cyclone II 系列FPGA特殊引脚

一、外文资料译文：Cyclone II器件系列简介关键词：cyclone II器件；特点；简介；在非常成功的第一代Cyclone器件系列之后，Altera的Cyclone II FPGA系列扩大低成本的FPGA的密度，最多达68，416个逻辑单元（LE），提供622个可用的输入/输出引脚和1.1M比特的嵌入式寄存器。

Cyclone II器件的制造基于300毫米晶圆，采用台积电90nm、低K值电介质工艺，这种工艺技术是使用低绝缘体过程以确保了快速有效性和低成本。

通过使硅片面积最小化，Cyclone II器件可以在单芯片上支持复杂的数字系统，而在成本上则可以和ASIC竞争。

不像其他用电力功耗和性能来换取低成本的FPGA卖主，Altera 最新一代低价位的FPGA——cyclone II FPGA系列，和同类90nmFPGA器件相比，它提高了百分之六十的性能和降低了一半的功耗。

低成本和优化特征使Cyclone II FPGA系列为各种各样的汽车、消费、通讯、视频处理、测试与测量、和其他最终市场提供理想的解决方案。

在参考设计、系统图,和IP,使用cyclone II FPGA系列可以帮助你迅速实现最总市场方案开发。

低成本的嵌入式解决方案Cyclone II 器件支持Nio s II 嵌入式处理器，能够自己完成自定义的嵌入式处理器。

Cyclone II器件还能够扩展各种外部存储器和I/O口或者嵌入式处理器的性能。

单个或多个NiosII嵌入式系统中嵌入式处理器也可以设计成cyclone II设备以提供一些额外的同时处理的能力或者甚至取代已经在你的系统中存在的嵌入式处理器。

使用cyclone II和nios II 能够拥有成本低和高性能处理方案的共同特点，和普通的产品相比，这个特点能够延长你的产品的生命周期,提高产品进入市场的时间。

低成本DSP方案单独使用cycloneII FPGA 系列或者或者作为数字信号处理(DSP)协处理器以提高数字信号处理（DSP）应用的性价比。

CYCLONE II系列FPGA(90nm工艺)二、逻辑单元与逻辑阵列逻辑单元（LE）是在FPGA器件，内部，用于完成用户逻辑的最小单元。

一个逻辑阵列包含16个逻辑单元，每个逻辑单元主要由以下部件组成：一个四输入的查询表（LUT）、一个可编程的寄存器、一条进位链和一条寄存器级连链。

三、时钟资源CYCLONE II系列器件中有关时钟资源的部分主要包括全局时钟树和锁相环两部分。

全局时钟树负责把时钟分配到器件内部的各个单元，控制器件内部的所有资源；锁相环完成分频、倍频、移相等有关时钟的基本操作。

时钟资源一览：四、内部存储器内部存储器的最多用途是暂存数据，CYCLONE II系列器件内部存储器是以M4K在存储器块的形式存在的，每一个M4K存储器块的大小为4608bit（4096 bit + 512 bit奇偶校验位）。

M4K存储器块以列的形式存在于CYCLONE II系列器件中，不同型号器件包含的M4K 存储器块一览：CYCLONE II 系列器件中的M4K 可以被配置为以下模式：单口模式、简单双口模式、完全双口模式、移位寄存器模式、只读存储器（ROM ）模式和先入先出（fifo ）模式。

五、FPGA 芯片的配置由于CYCLONE II 系列的FPGA 是基于SRAM 工艺制造的，SRAM 属于易失性的存储媒质，因此FPGA 在每次上电时必须重新配置。

CYCLONE II 系列的FPGA 支持3种配置方式：主动串行（AS ）、被动串行（PS ）和JATG 模式。

CYCLONE II 器件的配置分为3个阶段：复位阶段、配置阶段和初始化阶段。

六、FPGA 内部资源的使用锁相环（PLL ）配置，锁相环一般用于同步输入时钟和输入数据，以及完成时钟综合，包括分频、倍频、移相等操作。

PLL 配置需求：CYCLONE II 系列器件中的M4K 配置为以下模式：单口RAM 模式、移位寄存器模式、只读存储器（ROM ）模式和先入先出（fifo ）模式。

1.下载口。

JTAG下载接口，对应下载的文件是SOF文件，速度快，JTAG 将程序直接下载到FPGA中，但是掉电程序丢失，平时学习推荐使用JTAG方式，最后固化程序的时候再通过AS方式将程序下载到配置芯片中即可;AS下载接口，对应下载的是POF文件，速度相对较慢，需要重新上电并且拔掉下载线，才能工作，操作相对麻烦，不推荐学习的时候使用。

2.FPGA引脚作用：（1）VCCINT:这些都是内部逻辑阵列电源电压引脚。

VCCINT还可以给输入缓冲区供电，用于LVPECL，LVDS（常规I / O和CLK引脚），差分HSTL，差分SSTL I/ O标准。

Connect all VCCINT pins to 1.2 V. Decoupling depends on the design decoupling requirementsof the specific board.所有VCCINT引脚连接至1.2 V，去耦依赖于设计脱钩的要求的具体电路板。

（2）VCCIO[1…8]: 这些I / O电源电压引脚银行1至8。

每个组可以支持不同的电压水平。

VCCIO供电到输出缓冲区，所有的I / O标准。

VCCIO供电输入缓冲区用于LVTTL，LVCMOS，1.5-V，1.8 V，2.5 V，3.3 V PCI，和3.3-V PCI-X，差分SSTL。

差分HSTL。

和LVDS lrecular我/ OL I / O标准。

验证VCCIO电压等级连接是与QuartusII软件的引脚连接一致。

去耦取决于设计去耦的具体要求的具体电路板。

（3）VREFB[1..8]N[0..3]: 为每个I / O组的输入参考电压。

这些引脚被用来作电压参考引脚。

如果没有被用，就作为普通的I/O引脚。

(4)VCCA PLL[1..4]: 模拟电源锁相环[1 ..4].将这些引脚连接到1.2 V，即使不使用PLL。

更好的，使用一个孤立的线性电源钳工性能。

CYCLONE II系列FPGA存储器模块○1CYCLONE II 系列FPGA支持的双口RAM 类型:●单端口RAM●简单双端口RAM●真双端口RAM【在QUARTUS II中的库模块是AltSYNCRam】●混合真双端口RAM【允许不同读写宽度】○2CYCLONE II 系列FPGA存储器模块M4K寄存器清零的三种方法：●使用【异步】清零信号aclr●上电复位器件●assert the device-wide reset signal using the DEV_CLRn option○3地址时钟使能应用于：●高速缓冲储存●地址使能默认为【低】电平●读地址时钟使能时：读地址锁存在使能时的地址上，读出的数据就是锁定的那个地址单元的数据。

如：读地址锁存在0x05地址，则读出的数据就是0x05地址里面的数据值。

●Figure 8–3 shows an address clock enable block diagram. The address register output is fedback to its input via a multiplexer. The multiplexer output is selected by the address clock enable (addressstall) signal. Address latching is enabled when the addressstall signal goes high (active high). The output of the address register is then continuously fed into the input of the register until the addressstall signal goes low.●●●写地址时钟使能时：写入的数据依次写在锁定的地址上。

Pin NamePin Type (1st, 2nd, &3rd Function)Pin DescriptionVCCIO[1..4]Power These are I/O supply voltage pins for banks 1 through 4. Each bank can support a different voltage level. VCCIO supplies power to the output buffers for all I/O standards. VCCIO also supplies power to the input buffers used for the LVTTL, LVCMOS, 1.5-V, 1.8-V, 2.5-V, and 3.3-V PCI I/O standards.VCCINT Power These are internal logic array voltage supply pins. VCCINT also supplies power to the input buffers used for the LVDS, SSTL2, and SSTL3 I/O standards.GNDGroundDevice ground pins. All GND pins should be connected to the board GND plane.VREF[0..2]B[1..4]I/O, Input Input reference voltage for banks 1-4. If a bank uses a voltage-referenced I/O standard, then these pins are used as the voltage-reference pins for the bank. If voltage reference I/O standards are not used in the bank, the VREF pins are available as user I/O pins.VCCA_PLL[1..2]Power Analog power for PLLs[1..2]. The designer must connect this pin to 1.5 V, even if the PLL is not used.GNDA_PLL[1..2]Ground Analog ground for PLLs[1..2]. The designer can connect this pin to the GND plane on the board.GNDG_PLL[1..2]Ground Guard ring ground for PLLs[1..2]. The designer can connect this pin to the GND plane on the board.NCNo Connect No connect pins should not be connected on the board. They should be left floating.CONF_DONE Bidirectional (open-drain)This is a dedicated configuration status pin; it is not available as a user I/O pin.nSTATUS Bidirectional (open-drain)This is a dedicated configuration status pin; it is not available as a user I/O pin.nCONFIGInputDedicated configuration control input. A low transition resets the target device; a low-to-high transition begins configuration. All I/O pins tri-state when nCONFIG is driven low.DCLK Input (PS mode), Output (AS mode)In passive serial configuration mode, DCLK is a clock input used to clock configuration data from an external source into the Cyclone device. In active serial configuration mode, DCLK is a clock outputfrom the Cyclone device (the Cyclone device acts as master in this mode). This is a dedicated pinused for configuration.DATA0InputDedicated configuration data input pin.nCE Input Active-low chip enable. Dedicated chip enable input used to detect which device is active in a chain of devices. When nCE is low, the device is enabled. When nCE is high, the device is disabled.nCEOOutputOutput that drives low when device configuration is complete. During multi-device configuration, this pin feeds a subsequent device’s nCE pin.ASDO I/O, OutputActive serial data output from the Cyclone device. This output pin is utilized during active serial configuration mode. The Cyclone device controls configuration and drives address and control information out on ASDO. In passive serial configuration, this pin is available as a user I/O pin.nCSO I/O, OutputChip select output that enables/disables a serial configuration device. This output is utilized during active serial configuration mode. The Cyclone device controls configuration and enables the serial configuration device by driving nCSO low. In passive serial configuration, this pin is available as a user I/O pin.CRC_ERRORI/O, OutputActive high signal that indicates that the error detection circuit has detected errors in the configuration SRAM bits. This pin is optional and is used when the CRC error detection circuit is enabled.INIT_DONE I/O, Output (open-drain)This is a dual-purpose pin and can be used as an I/O pin when not enabled as INIT_DONE. When enabled, the pin indicates when the device has entered user mode. This pin can be used as a user I/Opin after configuration.CLKUSRI/O, InputOptional user-supplied clock input. Synchronizes the initialization of one or more devices. This pin can be used as a user I/O pin after configuration.DEV_CLRn I/O, InputDual-purpose pin that can override all clears on all device registers. When this pin is driven low, all registers are cleared; when this pin is driven high, all registers behave as defined in the design.DEV_OE I/O, Input Dual-purpose pin that can override all tri-states on the device. When this pin is driven low, all I/O pins are tri-stated; when this pin is driven high, all I/O pins behave as defined in the design.MSEL[1..0]Input Dedicated mode select control pins that set the configuration mode for the device.TMS Input This is a dedicated JTAG input pin.TDI Input This is a dedicated JTAG input pin.TCK Input This is a dedicated JTAG input pin.TDO OutputThis is a dedicated JTAG output pin.CLK0Input, LVDS Input Dedicated global clock input. The dual-function of CLK0 is LVDSCLK1p, which is used for differential input to PLL1.CLK1Input, LVDS Input Dedicated global clock input. The dual-function of CLK1 is LVDSCLK1n, which is used for differential input to PLL1.CLK2Input, LVDS Input Dedicated global clock input. The dual-function of CLK2 is LVDSCLK2p, which is used for differential input to PLL2.CLK3Input, LVDS InputDedicated global clock input. The dual-function of CLK3 is LVDSCLK2n, which is used for differential input to PLL2.Configuration and JTAG Pins Pin Information for the Cyclone™ EP1C12 DeviceVersion 1.4Supply and Reference PinsClock and PLL PinsPT-EP1C12-1.4Copyright © 2006 Altera Corp.Pin DefinitionsPage 12 of 15Pin NamePin Type (1st, 2nd, & 3rd Function)Pin DescriptionPin Information for the Cyclone™ EP1C12 DeviceVersion 1.4DPCLK[7..0]I/O Dual-purpose clock pins that can connect to the global clock network. These pins can be used forhigh fan-out control signals, such as clocks, clears, IRDY, TRDY, or DQS signals. These pins are also available as user I/O pins.PLL1_OUTp I/O, Output External clock output from PLL 1. This pin can be used with differential or single ended I/O standards. If clock output from PLL1 is not used, this pin is available as a user I/O pin.PLL1_OUTn I/O, Output Negative terminal for external clock output from PLL1. If the clock output is single ended, this pin is available as a user I/O pin.PLL2_OUTp I/O, Output External clock output from PLL 2. This pin can be used with differential or single ended I/O standards. If clock output from PLL2 is not used, this pin is available as a user I/O pin.PLL2_OUTnI/O, OutputNegative terminal for external clock output from PLL2. If the clock output is single ended, this pin is available as a user I/O pin.LVDS[0..102]p I/O, LVDS RX or TXDual-purpose LVDS I/O channels 0 to 102. These channels can be used for receiving or transmitting LVDS compatible signals. Pins with a "p" suffix carry the positive signal for the differential channel. If not used for LVDS interfacing, these pins are available as user I/O pins.LVDS[0..102]n I/O, LVDS RX or TX Dual-purpose LVDS I/O channels 0 to 102. These channels can be used for receiving or transmitting LVDS compatible signals. Pins with an "n" suffix carry the negative signal for the differential channel. If not used for LVDS interfacing, these pins are available as user I/O pins.LVDSCLK1p Input, LVDS Input Dual-purpose LVDS clock input to PLL1. If differential input to PLL1 is not required, this pin is available as the CLK0 input pin.LVDSCLK1n Input, LVDS Input Dual-purpose LVDS clock input to PLL1. If differential input to PLL1 is not required, this pin is available as the CLK1 input pin.LVDSCLK2p Input, LVDS Input Dual-purpose LVDS clock input to PLL2. If differential input to PLL2 is not required, this pin is available as the CLK2 input pin.LVDSCLK2nInput, LVDS InputDual-purpose LVDS clock input to PLL2. If differential input to PLL2 is not required, this pin is available as the CLK3 input pin.DQS[0..1][L,R,T,B]I/O Optional data strobe signal for use in external memory interfacing. These pins also function as DPCLK pins; therefore, the DQS signals can connect to the global clock network. A programmable delay chain is used to shift the DQS signals by 90 or 72 degrees.DQ[0..7][L,R,T,B]I/O Optional data signal for use in external memory interfacing.DM[0..1][L,R,T,B]I/OOptional data mask output signal for use in external memory interfacing.Dual-Purpose LVDS & External Memory Interface PinsPT-EP1C12-1.4Copyright © 2006 Altera Corp.Pin DefinitionsPage 13 of 15Pin Information for the Cyclone™ EP1C12 Device, ver 1.4VREF2B2VREF1B2VREF0B2B2V R E F 0B 1B 1B 3V R E F 0B 3V R E F 1B 1V R E F 1B 3PLL1PLL2V R E B 2B 1V R E B 2B 3B4VREF2B4VREF1B4VREF0B4Notes:1.This is a top view of the silicon die.2.This is a pictoral representation only to get an idea of placement on the device. Refer to the pin-list andthe Quartus II for exact locations.PT-EP1C12-1.4Copyright © 2006 Altera Corp.Bank & PLL DiagramPage 14 of 15Pin Information for the Cyclone™ EP1C12 DeviceVersion 1.4Version NumberDate Changes Made1.43/6/2006Added CRC_ERROR pin in Pin List and Pin DefinitionsPT-EP1C12-1.4Copyright © 2006 Altera Corp.Revision HistoryPage 15 of 15。

FPGA是基于SRAM编程的，编程信息在系统掉电时会丢失，每次上电时，都需要从器件外部的FLASH或EEPROM中存储的编程数据重现写入内部的SRAM中。

FPGA在线加载需要有CPU的帮助，并且在加载前CPU已经启动并工作。

FPGA的加载模式主要有以下几种：1).PS模式(Passive Serial Configuration Mode)，即被动串行加载模式。

PS模式适合于逻辑规模小，对加载速度要求不高的FPGA加载场合。

在此模式下，加载所需的配置时钟信号CCLK由FPGA外部时钟源或外部控制信号提供。

另外，PS加载模式需要外部微控制器的支持。

2).AS模式(Active Serial Configuration Mode)，即主动串行加载模式。

在AS模式下，FPGA主动从外部存储设备中读取逻辑信息来为自己进行配置，此模式的配置时钟信号CCLK由FPGA内部提供。

3).PP模式(Passive Parallel Configuration Mode)，即被动并行加载模式。

此模式适合于逻辑规模较大，对加载速度要求较高的FPGA加载场合。

PP模式下，外部设备通过8bit并行数据线对FPGA进行逻辑加载，CCLK信号由外部提供。

4).BS模式(Boundary Scan Configuration Mode)，即边界扫描加载模式。

也就是我们通常所说的JTAG加载模式。

所有的FPGA芯片都有三个或四个加载模式配置管脚，通过配置MESL[0..3]来选取不同的加载模式。

首先来介绍下PS加载模式，各个厂商FPGA产品的PS加载端口定义存在一些差异，下面就对目前主流的三个FPGA厂商Altera, Xilinx,Lattice的PS加载方式进行一一介绍。

Altera公司的FPGA产品PS加载接口如下图所示。

1).CONFIG_DONE：加载完成指示输出信号，I/O接口，高有效，实际使用中通过电阻上拉到VCC，使其默认状态为高电平，表示芯片已加载完毕，当FPGA正在加载时，会将其驱动为低电平。

Cyclone II系列FPGA特殊引脚1/1.I/O,ASDO在AS模式下是专用输出脚，在PS和JTAG模式下可以当I/O脚来用。

在AS模式下，这个脚是CII向串行配置芯片发送控制信号的脚。

也是用来从配置芯片中读配置数据的脚。

在AS模式下,ASDO有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。

ASDO脚直接接到配置芯片的ASDI脚（第5脚）。

2/2.I/O,nCSO在AS模式下是专用输出脚，在PS和JTAG模式下可以当I/O脚来用.在AS模式下，这个脚是CII用来给外面的串行配置芯片发送的使能脚。

在AS模式下,ASDO有一个内部的上拉电阻，一直有效。

这个脚是低电平有效的。

直接接到配置芯片的/CS脚（第1脚）。

3/3.I/O,CRC_ERROR当错误检测CRC电路被选用时，这个脚就被作为CRC_ERROR脚，如果不用默认就用来做I/O。

但要注意，这个脚是不支持漏极开路和反向的。

当它作为CRC_ERROR时，高电平输出则表示出现了CRC校验错误（在配置SRAM各个比特时出现了错误）。

CRC电路的支持可以在setting中加上。

这个脚一般与nCONFIG脚配合起来用。

即如果配置过程出错，重新配置.4/4.I/O,CLKUSR当在软件中打开Enable User-supplled start-up clock(CLKUSR)选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。

在所有配置数据都已经被接收后，CONF_DONE脚会变成高电平，CII器件还需要299个时钟周期来初始化寄存器，I/O等等状态，FPGA有两种方式，一种是用内部的晶振（10MHz），另一种就是从CLKUSR接进来的时钟（最大不能超过100MHz）。

有这个功能，可以延缓FPGA开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到。

7/13.I/O,VREF用来给某些差分标准提供一个参考电平。

没有用到的话，可以当成I/O来用。

Cyclone II代芯片分析班级：1211自动化学号：2012118064姓名：英雄有泪Cyclone系列芯片是Altera公司推出的新一代低成本、中等规模的FPGA，其价格仅为Altera现有主流器件的30%~50%。

它通过去掉DSP块，MegaRAM，降低LVDS接口速率等指标后，可适应大多数设计的要求，同时分担用户所面临的成本压力。

该芯片采用0.13μm，全铜SRAM工艺，1.5v内核，同时还拥有2910个逻辑单元到20060个逻辑单元以及59904位RAM到294912位RAM，这使得它可用于实现多种复杂的功能。

此外，该芯片还提供了用于时钟管理的锁相环和用于连接工业标准外部存储器的专用I/O接口；而且，多种IP 核及Altera发布的Nios嵌入式微处理器软核均能在其上实现。

最后，我们具体实现了一个基于Cyclone FPGA的电子时钟的设计。

可编程器件方面，我们选用的是240管脚PQFP封装的EP1C12器件；配置时则是采用主动串行配置方案下的EPCS1器件。

在此，论文主要讲解了板卡的组成、内部设计及仿真，其中内部实现包括：原理图、PCB图的绘制和VHDL程序的编写。

Cyclone系列芯片的结构分析Cyclone现场可编程逻辑阵列芯片系列是一款低价格中等密度的FPGA，采用0.13μm的全铜SRAM工艺，容量从2910个逻辑单元到20060个逻辑单元(LEs：Logic Elements)，1.5v内核。

Cyclone的性价比较高，它提供用于时钟控制的锁相环（PLLs：Phase-Locked Loops），同时它还有一个专用的双倍数据传输率（DDR）接口用于满足DDR SDARM和FCRAM（fast cycle RAM）存储器的需要，Cylone器件支持多种I/O标准接口，包括数据传输率可达311Mbps的LVDS(Low Voltage Differential Signaling，低电压差分信号)和66 MHz/32 bits的PCI接口，同时还支持ASSP（Application-specific Standard Products）和ASIC （Application-specific Integrated Circuit）器件。