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了解VerilogHDL语法规则吗，看完这篇就知道了本节介绍Verilog HDL语法规则，包括文字规则、数据对象及运算符的使用等。
Verilog HDL文字规则1.关键词与标识符关键词是Verilog HDL中预先定义的单词，它们在程序中有特别的使用目的。
已经被用作关键词的单词不可以在程序中另作他用，见表3-1。
不同版本的Verilog HDL硬件描述语言中定义的关键词数目略有变化，Verilog 1995的关键词有97个，Verilog 2001共102个。
标识符是用户编程时给对象定义的名称，对象包括：常量、变量、模块、寄存器、端口、连线、示例和beginend块等元素。
定义标识符时应遵循如下规则：只能由26个大小写英文字母、数字和下划线组成。
标识符的第一个字符必须是英文字母或下划线。
字符中的英文字母区分大小写。
【例3-7】判断下面标识符是否合法。
2.注释与C语言一样，硬件描述语言中的注释也不会被编译。
在Verilog HDL中有两种形式的注释方式：采用/* */，多用于多行注释。
采用//，用于单行注释。
【例3-8】注释举例。
在实际使用中，很多公司的编程规范明确表明，注释行中不提倡采用第一种/**/的注释方式，不允许使用中文注释。
3.常数的表示在Verilog HDL中，常数用来表示在程序中不随意变化的量，常数分为整数、实数及字符串三大类型。
(1)整数型常数是数字电路中最常用到的类型，在Verilog HDL中有两种表示方法：简单的十进制格式，例如-50、6等。
基数格式，其表达方式一般如下：〈位宽〉是十进制数值表示的常数化成二进制时对应的宽度，〈进制符号〉用进制符号b或B(二进制)、o或O(八进制)、d或D(十进制)、h或H(十六进制)表示常数的进制格式，即二进制、八进制、十进制、十六进制这4种进制表示。
数字的位宽可以默认，如果没有定义长度，数的长度由具体机器系统决定(至少是32位)。
【例3-9】常数表示方法举例。
Verilog 是一种硬件描述语言(HDL)，主要用于描述数字电路的行为和结构。
以下是一些Verilog 语言的基本语句：模块声明：module ModuleName (input wire A, input wire B, output reg C);// 模块内部代码endmodule这里input 和output 定义了模块的接口。
wire 表示信号是一个线性的，reg 表示寄存器类型的信号。
组合逻辑：always @* beginC = A & B; // 与门endalways @* 表示这是一个组合逻辑块。
& 是逻辑与操作符。
时序逻辑：always @(posedge Clock) beginif (Reset) beginC <= 1'b0;end else beginC <= A | B; // 或门endend这里posedge 表示在时钟信号上升沿触发。
<= 是非阻塞赋值，= 是阻塞赋值。
模块实例化：ModuleName U1 (.A(InA), .B(InB), .C(OutC));实例化一个模块，并连接输入输出信号。
always_ff 块：always_ff @(posedge Clock) begin// 在时钟上升沿执行的代码end这是一种常用于时序逻辑的结构，比always @(posedge ...) 更加严格。
always_comb 块：always_comb begin// 组合逻辑，无时钟敏感end在这个块内部的代码将在每次输入信号变化时执行。
if-else 语句：if (condition) begin// 条件为真时执行的代码end else begin// 条件为假时执行的代码endcase 语句：case (selector)2'b00: // 两位二进制值为00时执行的代码2'b01: // 两位二进制值为01时执行的代码2'b10: // 两位二进制值为10时执行的代码2'b11: // 两位二进制值为11时执行的代码default: // 默认执行的代码endcase这些是Verilog 中的一些基本语句，用于描述数字电路的行为和结构。
本章讲述在Verilog HDL中编写表达式的基础。
表达式由操作数和操作符组成。
表达式可以在出现数值的任何地方使用。
4.1 操作数操作数可以是以下类型中的一种：1) 常数2) 参数3) 线网4) 寄存器5) 位选择6) 部分选择7) 存储器单元8) 函数调用4.1.1 常数前面的章节已讲述了如何书写常量。
下面是一些实例。
256,7 //非定长的十进制数。
4'b10_11, 8'h0A //定长的整型常量。
'b1, 'hFBA //非定长的整数常量。
90.00006 //实数型常量。
"BOND" //串常量；每个字符作为8位ASCII值存储。
表达式中的整数值可被解释为有符号数或无符号数。
如果表达式中是十进制整数，例如，12被解释为有符号数。
如果整数是基数型整数（定长或非定长），那么该整数作为无符号数对待。
下面举例说明。
12是01100的5位向量形式（有符号）-12是10100的5位向量形式（有符号）5'b01100是十进制数12（无符号）5'b10100是十进制数20（无符号）4'd12是十进制数12（无符号）更为重要的是对基数表示或非基数表示的负整数处理方式不同。
非基数表示形式的负整数作为有符号数处理，而基数表示形式的负整数值作为无符号数。
因此-44和-6'o54 （十进制的44等于八进制的54）在下例中处理不同。
integer Cone;. . .Cone = -44/4Cone = -6'o54/ 4;注意－44和－6'o54以相同的位模式求值；但是－44作为有符号数处理，而－6'o54作为无符号数处理。
因此第一个字符中Cone的值为－11，而在第二个赋值中Cone的值为1073741813。
4.1.2 参数前一章中已对参数作了介绍。
参数类似于常量，并且使用参数声明进行说明。
下面是参数说明实例。
VerilogHDL常⽤综合语法 前⾯已经记录了⼀些组成Verilog的基本组成，可以⽤这些基本组成来构成表达式。
这⼀节，就来记录⼀下把这些表达式构成⼀个⽂件的各种⾏为描述语句。
①这⾥⽤Verilog基本要素进⾏的⾏为描述主要是针对综合来的，也就是可以设计出实际电路来的（⾏为描述语句有两⼤⼦集，⼀个是⾯向综合，⼀个是⾯向仿真）。
②⾏为描述语句⼀般指放在always语句中。
内容提纲如下所⽰： ·触发事件控制 ·条件语句（if与case语句） ·循环语句 ·任务和函数 ·编译预处理⼀、触发事件控制 ①电平敏感事件是指指定信号的电平发⽣变化时发⽣指定的⾏为。
②边沿触发事件（信号跳变沿）是指指定信号的边沿信号跳变时发⽣指定的⾏为，分为信号的上升沿（x→1或者z→1或者0→1）和下降沿x→0或者z→0或者1→0）。
③信号跳变沿触发电路对信号的某⼀跳变沿敏感名字⼀个时钟周期内，只有⼀个上升沿和⼀个下降沿，因此计算结果在⼀个周期内保持不变，⽽电平触发电路则可能会引起数据在⼀个时钟周期内变化⼀次或多次。
其他敏感列表的事项请查看这篇博⽂：。
⼆、条件语句 Verilog的条件语句包括if语句和case语句。
（1）if语句 ①if语句中的条件判断表达式（括号中的那个）⼀般为逻辑表达式或者关系表达式或者就⼀个变量。
如果表达式的值是0、X或者Z，则全部按照“假”处理；若为1，则按照“真”处理。
②在应⽤中，else if 分⽀的语句数⽬由实际情况决定；else分⽀可以省略，但在描述组合逻辑中，会综合得到锁存器。
（2）case语句 ①case语句，case语句是⼀个多路条件分⽀的形式，常⽤于多路译码、状态机以及微处理器的指令译码等场合，有case 分⽀、casez分⽀、casex分⽀这三种形式。
②case语句⾸先对条件表达式求值，然后同时并⾏对各分⽀项求值并进⾏⽐较；当case语句跳转到某⼀分⽀后，控制指针将转移到endcase。
