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浅谈一种基于FPGA的双冗余422串口通信方法及实现作者：孙广海来源：《科学与信息化》2020年第27期摘要对于任何设备而言，无不重视对外交互接口的时效性和正确性。
如何在有限的资源条件下保证通信的实时性和正确性成了通信设计的关注重点。
本文介绍了一种基于FPGA实现双冗余422串口通信方法。
关键词 FPGA;双冗余;实时性;正确性1 技术领域本方法涉及电子对抗领域，尤其是电子对抗中与外部接口通信处理，具体而言涉及一种基于FPGA的双冗余422串口通信方法设计。
本方法提供一种基于FPGA的双冗余RS422通信方法及实现，该方法采用FPGA实现了双路RS422串口通信的冗余备份，同时解决了每路RS422串口通信的主/从应答机制，提高了通信的实时性，同时降低了应用层任务处理资源的消耗[1]。
2 背景技术在现代电子对抗中，无论对于哪种系统设备而言，与外部接口通信都是关键环节。
接收外部命令消息，上报自身设备信息都必须依赖于外部接口，所以外部接口通信尤其要保证稳定、高效。
随着近年来电子技术的发展，雷达体制和信号形式变得越来越复杂而多样，战场空间电磁密度不断提升。
各型设备上报的信息越来越复杂，数据量越来越大，对外部接口设计的实时性要求越来越高。
而由于受限与平台总线形式和外部接口通信协议，通信方法设计难度随之提升，且重要性不言而喻。
下面介绍某型平台上某型设备对外通信方法设计。
该型直升机机上配置的是RS422总线，机上综合任务系统与某型设备系统（以下简称设备系统）通过两路RS422实现通信，两路RS422为双冗余关系。
为实现每路RS422通信的可靠性，定义通信协议为点对点的主/从应答式全双工422通信（传输周期50ms），综合任务系统为主端，设备系统为从端。
主端主动发送通信消息，从端在接收到主端发送的消息时，按照消息块号判断主端发送报文的正确性，正确则发送自身需上报的消息，主端接收到从端发送的消息报文时，根据从端发送的消息块号判断从端发送报文的正确性，正确则发送下一包报文，否则，重新发送当前报文。
正点原子fpga串口多字节-概述说明以及解释1. 引言1.1 概述概述正点原子FPGA（现场可编程门阵列）串口多字节是一种用于串口通信的技术，借助正点原子FPGA芯片的特性，实现了在传输数据时可以同时发送多个字节的功能。
传统的串口通信只能逐个字节地发送和接收数据，效率较低。
而正点原子FPGA串口多字节技术的出现，极大地提高了串口通信的速度与效率。
本文将介绍正点原子FPGA串口多字节技术的基本原理、实现方法以及其在实际应用中的优点和应用场景。
通过深入分析和论述，读者将能够更好地理解正点原子FPGA串口多字节技术的工作原理和优势，为其在实际项目中的应用提供指导和参考。
在接下来的章节中，我们将会详细讨论正点原子FPGA串口多字节技术的具体内容。
首先，在第一个要点中，我们将介绍其基本概念和原理，并阐述其如何在FPGA芯片中实现。
其次，在第二个要点中，我们将深入探讨正点原子FPGA串口多字节技术在实际应用中的优势和应用场景，包括其在数据传输、通信系统和嵌入式系统中的应用。
通过本文的阐述，我们希望读者能够全面了解正点原子FPGA串口多字节技术，并能够在实际项目中运用此技术，提高串口通信的效率和性能。
在结论部分，我们将对正点原子FPGA串口多字节技术进行总结，并展望其在未来的发展前景。
1.2 文章结构文章结构部分的内容：本文共分为三个部分，分别是引言、正文和结论。
引言部分主要对本文进行概述，介绍文章的目的和结构。
第一个要点是正文的第一个部分，将详细介绍正点原子FPGA串口多字节的原理和应用。
我们将从FPGA的基本概念出发，通过对正点原子FPGA的介绍和分析，深入探讨其串口多字节的实现原理和相关技术。
第二个要点是正文的第二个部分，将进一步展开对正点原子FPGA串口多字节的设计和实现进行详细阐述。
我们将从硬件设计和软件编程两个方面入手，介绍如何在FPGA上进行串口多字节的设计和开发，并给出相应的实例和实验结果。
结论部分将对本文的内容进行总结，并展望正点原子FPGA串口多字节在未来的应用前景。
基于FPGA和W5500的串口数据切换系统研究与设计基于FPGA和W5500的串口数据切换系统研究与设计摘要：串口作为一种常见的通信接口，在嵌入式系统中广泛应用。
本文基于FPGA（Field Programmable Gate Array）和W5500芯片，设计了一种串口数据切换系统。
该系统能够实现多个串口的数据交换和切换操作，并具备高速传输和稳定性。
关键词：FPGA，W5500，串口，数据切换1. 引言串口是一种用于在设备之间进行数据传输的通信接口，在各种嵌入式系统中得到广泛应用。
然而，常见的串口接口数量有限，无法满足复杂系统对多串口的需求。
为了解决这一问题，本文提出了一种基于FPGA和W5500芯片的串口数据切换系统。
2. FPGA和W5500芯片简介2.1 FPGAFPGA是一种可编程逻辑器件，可以根据需求进行编程，实现不同的电路功能。
其灵活性和高度可定制性使得FPGA成为嵌入式系统设计的重要工具。
2.2 W5500芯片W5500是一种以太网控制器，其集成了MAC（Media Access Control）和PHY（Physical Layer）功能。
该芯片能够实现高速数据传输，并支持TCP/IP协议栈。
3. 系统设计3.1 硬件设计本系统使用FPGA作为核心控制器，通过FPGA与多个串口通信。
为了实现数据切换，本文引入W5500芯片，利用其高速传输和稳定性，实现串口数据的交换和切换。
具体的硬件设计包括FPGA和W5500的连接，以及串口与W5500的连接。
3.2 软件设计本系统的软件设计主要包括FPGA的逻辑设计和W5500的驱动程序设计。
FPGA的逻辑设计根据具体需求，编写程序实现串口数据的交换和切换。
W5500的驱动程序设计则包括数据的接收和发送等功能。
4. 系统性能测试为了验证本系统的性能，对其进行了多方面的测试。
首先，测试系统能够稳定运行并实现串口数据的交换和切换。
其次，测试系统的数据传输速度和实时性，确保系统能够满足实际应用的需求。
module chuankou_1(clk,rxd,dig_bit,dig_seg);input clk,rxd;output[1:0]dig_bit;output[7:0]dig_seg;reg[1:0]dig_bit;reg[7:0]dig_seg;reg flag_bit;//数码管位标志//使用9600bps的波特率，使用其16倍频进行读取；reg clk_rxd;//16倍频，对于50MHZ的时钟，其分频系数为8'hA1;reg[7:0]cnt_clk_rxd;reg[3:0]cnt_read;//对16倍频的周期信号进行计数，每16次清零，并开始读取下一位数据；reg r1,r2,r3;//对每一位数读三次，以保证准确率；reg[7:0]data;//用来逐位接收串口的数据；reg[3:0]cnt_bit;//对data进行位选择；reg[2:0]state;reg clk_led;//数码管显示使用reg[11:0]cnt_clk_led;reg[3:0]num;//产生16倍频的时钟；always@(posedge clk)beginif(cnt_clk_rxd>=8'ha1)begincnt_clk_rxd<=8'd0;clk_rxd<=~clk_rxd;endelsecnt_clk_rxd<=cnt_clk_rxd+1'b1;endparameter IDLE=3'b000,READ=3'b001,WRITE=3'b010;always@(posedge clk_rxd)begincase(state)IDLE:beginif(rxd==1'b1)beginstate<=IDLE;cnt_read<=4'd0;endelsebeginif(cnt_read<4'd15)begincnt_read<=cnt_read+1'b1;state<=IDLE;endelsebegincnt_read<=4'd0;state<=READ;endendendREAD:beginif(cnt_bit<=4'd7)beginif(cnt_read==4'd4)begincnt_read<=cnt_read+1'b1;r1<=rxd;state<=READ;endelse if(cnt_read==4'd9)begincnt_read<=cnt_read+1'b1;r2<=rxd;state<=READ;endelse if(cnt_read==4'd12)begincnt_read<=cnt_read+1'b1;r3<=rxd;state<=READ;endelse if(cnt_read==4'd15)beginif((r1==r2)&&(r2==r3)&&(r1==r3))begindata[cnt_bit]<=r3;//取值;state<=READ;cnt_read<=4'd0;cnt_bit<=cnt_bit+1'b1;endelsebegincnt_bit<=4'd0;state<=IDLE;cnt_read<=4'd0;endendelsebeginstate<=READ;cnt_read<=cnt_read+1'b1;endendelsebeginstate<=WRITE;cnt_bit<=4'd0;endendWRITE://此状态暂时未用；beginstate<=IDLE;enddefault:state<=IDLE;endcaseend//以下是数码管显示部分；parameter segcode0=8'b1100_0000;parameter segcode1=8'b1111_1001;parameter segcode2=8'b1010_0100;parameter segcode3=8'b1011_0000;parameter segcode4=8'b1001_1001;parameter segcode5=8'b1001_0010;parameter segcode6=8'b1000_0010;parameter segcode7=8'b1111_1000;parameter segcode8=8'b1000_0000;parameter segcode9=8'b1001_0000;parameter segcodea=8'h88;parameter segcodeb=8'h83;parameter segcodec=8'hc6;parameter segcoded=8'ha1;parameter segcodee=8'h86;parameter segcodef=8'h8e;always@(posedge clk)beginif(cnt_clk_led>=12'h9c3)begincnt_clk_led<=12'd0;clk_led<=~clk_led;endelsecnt_clk_led<=cnt_clk_led+1'b1;endalways@(posedge clk_led)beginflag_bit<=flag_bit+1'b1;case(flag_bit)1'b0:dig_bit<=2'b10;1'b1:dig_bit<=2'b01;endcaseendalways@(posedge clk_led)begincase(flag_bit)1'b0:num<=data[3:0];1'b1:num<=data[7:4];endcaseendalways@(num)begincase(num)4'd0:dig_seg<=segcode0;4'd1:dig_seg<=segcode1;4'd2:dig_seg<=segcode2;4'd3:dig_seg<=segcode3;4'd4:dig_seg<=segcode4;4'd5:dig_seg<=segcode5;4'd6:dig_seg<=segcode6;4'd7:dig_seg<=segcode7;4'd8:dig_seg<=segcode8;4'd9:dig_seg<=segcode9;4'd10:dig_seg<=segcodea;4'd11:dig_seg<=segcodeb;4'd12:dig_seg<=segcodec;4'd13:dig_seg<=segcoded;4'd14:dig_seg<=segcodee;4'd15:dig_seg<=segcodef;endcaseendendmodule。
基于FPGA的串口通信设计学号：姓名：班级：指导教师：电子与控制工程学院一、串行通信系统1.1概述在计算机系统和微机网络的快速发展领域里串行通信在数据通信及控制系统中得到广泛的应用。
UART Universal AsynchronousReceiver Transmitter控制系统中广泛使用的一种全双工串行数UART的全部功能。
只需将其核心功能集成即可。
波特率发生器、接收器和发送器是UART利用Verilog-HDL语言对这三个功能模块进行描述并加以整合UART是广泛使用的串行数据传输协议。
UART允许在串行链路上进行全双工的通信。
串行外设用到RS232-C UART实现。
如8250、8251、NS16450等芯片都是常见的UART如FIFO有时我们不需要使用完整UART的功能和这些辅助功能。
或者设计上用到了FPGA/CPLD器件那么我们就可以将所需要的UART功能集成到FPGA内部。
使用VHDL或Veriolog -HDL将UART的核心功能集成从而使整个设计更加紧凑、稳定且可靠。
本文应用EDA FPGA/CPLD器件设计与实现UART。
通信指人与人或人与自然之间通过某种行为或媒介进行的信息交流与传递从广义上指需要信息的双方或多方在不违背各自意愿的情况下无论采用何种方不同的环境下有不同的解释在出现电波传递通信后通信(Communication)被单一解释为信息的传递是指由一地向另一地进行信息的传输与交换其目的是传输消息。
然而通信是在人类实践过程中随着社会生产力的发展对传递消息的要求不断提升使得人类文明不断进步。
在各种各样的通信方式中利用“电”来传递消息的通信方法称为电信(Telecommunication)1.2串行通信简介计算机与计算机，计算机与外部设备进行数据交换也称为通信，一般有两种方式并行通信和串行通信。
信息的各位数据被同时传送的通信方法是并行通信并行通信依靠I/O接口来实现。
并行通信中数据有多少位就需要多少条信号传输线。
这种通信方式快，但由于传输线较多，所以成本较高，仅适合近距离通信通常传送距离小于30米。
当距离大于30米时则多采用串行通信方式串行通信是指外部设备和计算机间使用一根数据线另外需要地线可能还需要控制线进行数据传输的方式。
数据在一根数据线上一位一位进行传输每一位数据都占据一个固定的时间长度。
与并行通信方式相比有以下优点：1、传输距离长2信时钟频率比并行通信更容易提高。
34、通信成本低。
5因此串行通信得到广泛的应用。
目前的串行通信常用UART实现数据的串/并转换或并/串转换。
UART（通用异步收发器）是一种串行通信协议，主要用于短距离，低速率，低成本的数据的计算机和外设之间的交流。
是电脑硬件的一部分，具体实物表现为一块并行输入成为串行输出的模块化芯片。
8250、8251、NS16450等芯片都是常见的UART器件。
UART主要功能实现通信中的数据串并转换，且能奇偶检验。
将计算机内部传送过来的并行数据转换为串行数据流加入奇偶校验位后输出。
或者将计算机外部来的串行数据奇偶校验后转换为字节，供计算机内部使用并行数据的器件使用。
它的异步模式使芯片适应性强，对时钟精度要求低(成本低)。
随着FPGA的广泛应用，经常需要FPGA与其他数字系统进行串行通信，专用的UART集成电路如8250,8251等是比较复杂的，因为专用的UART集成电路既要考虑异步的收发功能，又要兼容RS232接口设计，在实际应用中，往往只需要用到UART的基本功能，使用专用芯片会造成资源浪费和成本提高。
如果设计上用到FPGA /CPLD器件，可以将所需要的UART功能集成到FPGA内部，实现FPGA 与其他数字系统的直接通信，从而简化了整个系统电路，提高了可靠性、稳定性和灵活性。
二、 UART理论基础2.1 接口技术简介接口是CPU 与外界的连接部件，是CPU 与外界交换信息的中转站。
一个接口的基本功能是在系统总线和I/O 设备之间传输信号，提供缓冲作用，以满足接口两边的时序要求。
如图1，图1 接口功能主要的计算机接口技术有两种：并行接口和串行接口。
串行通信是把要传输数据中的各个二进制码置于同一条传输线上，从低位到高位、逐位地、顺序地进行传送。
所用传输线少，一个方向只需一条传输线，成本低。
串行通信分为两种类型：同步通信和异步通信。
串行异步是计算机通信最常用的数据信息传输方式，接收和发送双方不使用共同的参考时钟，以字符为单位进行传输，字符之间的传输间隔任意，而每个字符的前后都要用一些位数来作为分隔位。
2.2 UART 基本结构UART 主要由UART 内核、信号检测器、移位寄存器、波特率发生器和计数器组成，如图2所示。
CPU 接口电路I/O 设备图2 UART 功能模块从异步接收输入信号RXD 接收到的异步信号通过接收器完成串行／并行的转换，形成异步数据帧；发送器将CPU 发出的8位数据进行并行／串行转换，从TXD 发送出去。
2.3 UART 数据帧格式基本的UART 通信只需要两条信号线（RXD,TXD ）就可以完成数据的相互通信，接收与发送是全双工形式，其中TXD 是UART 发送端，RXD 是UART 接收端。
UART 基本特点是：在信号线上有两种状态，可分别用逻辑1（高电平）和逻辑0（低电平）来区分。
在发送器空闲时，数据线应保持在逻辑高电平状态。
发送器是通过发送起始比特而开始一个字符传送，起始比特使数据线处于逻辑0状态，提示接收器数据传输即将开始。
数据位一般为8位一个字节的数（也有6位7位的情况），低位（LSB ）在前，高位（MSB ）在后。
校验位一般用来判断接收的数据位有无错误，一般是奇偶校验。
停止位在最后，用以标志UART 一个字符传送的结束，它对应于逻辑1状态，UART 数据帧格式如图3所示。
图3 UART 数据帧格式一帧异步通信传输经历的步骤为：无传输：发送器处于空闲状态，数据线保持“1”状态。
UART 内核后续数据处理模块信号检测器移位寄存器计数器波特率发生器数据发送缓冲器控制信号握手信号接收数据发送数据控制信号控制信号控制信号控制信号发送数据指示信号波特率时钟接收数据接收数据接收数据发送数据RXDTXD 起始位0 DO D1 D2 D3 D4 D5 D6 D7 奇偶位 停止位1一个字符单位数据位空号1空号1起始传输：发送器发出一个“0”表示传输字符开始。
而同时，接收方收到空号后，开始与发送方同步，并期望收到随后的数据。
数据传输：传输8位数据D0-D7。
低位到高位传输。
奇偶传输：在使用中，校验位常常取消。
停止传输：一个字符数据的结束标志。
可以是1位、1.5位、2位的高电平“1”。
三、开发平台1、软件平台软件设计工具采用Quartus II。
Quartus II是Altera公司推出的CPLD/FPGA 集成化开发软件，可以完成设计输入、逻辑综合、布局与布线、仿真、时序分析、硬件配置完整的PLD设计流程。
QuartusⅡ提供了多种设计输入方式、快速的编译和直接易懂的器件编程。
具有友好的用户界面，快速的综合速度和更优化的综合和适配功能。
Quartus II自带宏功能模块库，大大减轻了用户的工作量，加快设计速度。
Quartus II 内置仿真器可以在工程中仿真任何设计。
可进行功能仿真、时序仿真来检验设计的逻辑功能和计算设计的内部定时是否符合设计。
仿真器可以仿真整个设计，或仿真设计的任何部分。
支持可编程系统（SOPC）和大规模FPGA设计开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
该软件支持Altera公司的Stratix Ⅱ、Stratix GX、Stratix、MAX3000A、MAX 7000B、MAX 7000AE、MAX Ⅱ、FLEX6000、FLEX10K系列、Cyclone、Cyclone Ⅱ、APEX Ⅱ、APEX20K和ACEX1K系列。
2、硬件平台FPGA设计方法有“自顶向下”和“自下而上”，一般FPGA设计常选择前者。
所谓“自顶向下”的设计方法，就是把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。
具体步骤为：按照“自顶向下”的设计方法进行系统划分，用硬件描述语言，将设计产品的功能描述出来，将设计输入编译成标准文件；利用综合器对源代码进行综合优化处理得到EDA工业标准文件；把设计好的逻辑安放到PLD/FPGA内（布局布线）；用仿真软件验证电路的时序；无误后将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片FPGA中。
目标芯片为黑金CycloneIV开发板。
四、设计与实现该实验要实现的功能是 CPLD 实时监测 RS232_RX 信号是否有数据，若接收到数据，则把接收到的数据通过 RS232_TX 发回给对方。
上位机用的是串口调试助手。
在代码设计中，发送数据的波特率是可选的，可以是 9600bps，19200bps， 38400bps，57600bps 或 115200bps。
这部分在模块 speed_select 里，用户可以根据需要进行配置。
发送的数据帧格式为：1bit 起始位（保持一个传输位周期的低电平），8bit 数据，无校验位，1bit 停止位。
该设计分为 4 个模块实现如图四所示，4个模块的划分主要是依据数据流的方向。
my_uart_rx 模块主要是完成数据的接收，speed_select（speed_rx）模块主要响应my_uart_rx 模块发出的使能信号进行波特率计数，并且回送一个数据采样使能信号。
my_uart_tx 模块在 my_uart_rx 模块接收好一个完整的数据。
图4 整体设计框图4.1数据接收模块接收模块的作用是把收到的串行数据转换成并行数据进行输出，并判断收到的数据是否有错。
接收模块的引脚如图5所示，图5 数据接收模块设计中接收器的工作频率由前面的速度选择器决定，频率是9600bps的16倍，由输入端输入，在接收器工作时，接收端一直以16背得波特率的速率读取线路状态，检测线路上出现低电平的时刻。
找到起始位以后，就开始接收数据，用16倍波特率的时钟作为接收时钟，就是为了确保在位宽的中心时间对接收的位序列进行可靠采样，当采样计数器计数结束后所有数据位都已经输入完成。
4.2数据发送模块发送模块主要实现对并行数据的缓存、并串转换，并把串行数据按照既定数据帧格式进行输出。
每隔一个固定发送周期发送符合数据帧格式要求的数据帧，发送时输出起始位低电平，依次将数据位输出，最后将起始位重新置为高。
空闲时是高电平，收到一个发送指令后，将数据装载进来，开始位拉低，然后移出数据，停止位高电平意味着一帧传输结束。
