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第3讲 Verilog HDL常用建模方法汇总

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第 3 章 Verilog HDL 基础知识

第 3 章 Verilog HDL 基础知识

第三章
Verilog 基础知识
module D_ff(q，data，enable，reset，clock)； output q； input data，enable，reset，clock； reg q； always @(posedge clock) //时钟上升沿有效 if (reset == 0) q = 1’b0； else if (enable==1) q = data； //隐含： else q = q： endmodule
第三章
Verilog 基础知识
3) 指定位宽的基数格式 这种格式的表示形式为： <size>’<base_format><number> 参数<size>用来指定所表示数的位宽。当位宽小于数 值的实际位数时，相应的高位部分被忽略；当位宽大于数 值的实际位数，且数值的最高位是 0 或 1 时，相应的高位 部分补0；而当位宽大于数值的实际位数，但数值的最高 位是 x 或 z 时，相应的高位部分补 x 或z。二进制的一个 x 或 z 表示 1 位处于 x 或 z，八进制的一个 x 或 z 表示 3 位 二进制位都处于 x 或 z，十六进制的一个 x 或 z 表示 4 位 二进制位都处于 x 或 z。另外，数值中的 z 可以用“ ？” 来代替。
第三章
Verilog 基础知识
第3章
Verilog HDL 基础知识
希望通过本章的介绍，能够对 Verilog HDL 有初步 的了解。 (1)词法：包括间隔符与注释符、数值、字符串与关键字。 (2)数据类型：包括物理数据类型与抽象数据类型。 (3)运算符：包括算术运算符、逻辑运算符、关系运算 符、相等关系运算符、按位运算符、归约运算符、移 位运算符、条件运算符、连接与复制操作及其优先级。 (4)系统任务与系统函数：包括标准输出任务、文件管理 任务、仿真控制任务、时间函数及其他常用函数。 (5)编译指令：宏编译指令、文件包含指令、条件编译指 令、时间定标指令与工作库定义指令。

Verilog算法及建模整理文档

Verilog算法及建模整理文档

有关verilog 算法及建模1 有关C、Veilog HDL、VHDL (1)1.1 C与Verilog (1)1.2 Verilog HDL与VHDL (3)2 有关Verilog 中的一些语法 (5)2.1 运算符 (5)2.2 Wire、reg、tri、memory型 (6)2.3 assign和always语句 (6)2.4 阻塞赋值和非阻塞赋值 (8)2.5 Verilog中使用的一些关键字 (9)2.6 其他 (13)3 有关Verilog建模 (15)3.1软核、固核、硬核 (15)3.2 模块设计流程 (15)3.3 门级结构 (16)3.4 基本逻辑运算 (16)3.5 控制逻辑 (16)3.6 同步和异步 (17)3.7 有限状态机 (18)3.8 综合的一般原则 (21)4 有关总线和时钟 (22)4.1 I2C 双向二线制串行总线协议 (22)4.2时钟发生器的形成（分频的另外一种实现方式） (22)1 有关C、Veilog HDL、VHDL1.1 C与VerilogC 语言配合Verilog HDL 来设计算法的硬件电路块时考虑的三个主要问题：为什么选择C 语言与Verilog HDL 配合使用？C 语言与Verilog HDL 的使用有何限制？如何利用C 来加速硬件的设计和故障检测？1) 为什么选择C 语言与Verilog 配合使用首先，C 语言很灵活，查错功能强，还可以通过PLI（编程语言接口）编写自己的系任务直接与硬件仿真器（如Verilog-XL）结合使用。

C 语言是目前世界上应用最为广泛的一种编程语言，因而C 程序的设计环境比Verilog HDL 的完整。

此外，C 语言可应用于许多领域，有可靠的编译环境，语法完备，缺陷较少。

比较起来，Verilog 语言只是针对硬件描述的，在别处使用（如用于算法表达等）并不方便。

而且Verilog 的仿真、综合、查错工具等大部分软件都是商业软件，与C 语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。

第三章 Verilog HDL的基本语法汇总

第三章 Verilog HDL的基本语法汇总
单元，每个单元为8位 reg [32:1] memory2[1:512]; //存储器为
512个单元，每个单元为32位
3.3 Verilog HDL的运算符
算术运算符 逻辑运算符 关系运算符 等值运算符 位运算符 缩减运算符 移位运算符 条件运算符 拼接运算符
1.算术运算符
算术运算符包括： + （加法运算符或正值运算符，如x+y，+8） - （减法运算符或负值运算符，如x-y，-90） * （乘法运算符，如x*y） / （除法运算符，如x/y） % （取模运算符，如x % y）
1．间隔符: Verilog 的间隔符主要起分隔文本的作用，可以使 文本错落有致，便于阅读与修改。
间隔符包括空格符（\b）、TAB 键（\t）、换行符（\n）及 换页符。
2．注释符:注释只是为了改善程序的可读性，在编译时不起作用。 多行注释符(用于写多行注释): /* --- */； 单行注释符 :以//开始到行尾结束为注释文字。
3．标识符和关键词
标识符:给对象（如模块名、电路的输入与输出端口、变
量等）取名所用的字符串。以英文字母或下划线开始
如，clk、counter8、_net、bus_A 。
关键词:是Verilog语言本身规定的特殊字符串，用来定义 语言的结构。例如，module、endmodule、input、 output、wire、reg、and等都是关键词。关键词都是小 写，关键词不能作为标识符使用 。出始终根据输入的变化而 更新其值的变量,它一般指的是硬件电路中的各种物理 连接.
例:网络型变量L的值由与门的驱动信号 a和b所决定，即L＝a&b。a、b的值发 生变化，线网L的值会立即跟着变化。
a
&L

Verilog-HDL的建模

Verilog-HDL的建模

第四章 Verilog-HDL的建模1.内容回顾通常认为，给硬件建模的模型可以分为5个层次：▪系统级和算法级建模通常是软件工程师用C语言开发的软件模型，目的在于验证设计思想是否正确。

HDL也能做一些算法级建模的工作，但是有很多算法描述不被综合工具支持。

▪行为级建模主要考虑一个模块的抽象功能描述，而不考虑其具体以实现（具体电路结构由综合工具得到）。

▪门级模型是对电路结构的具体描述，主要是描述与、或、非等基本门电路的连接方式。

▪开关级模型是把最基本的MOS晶体管连接起来实现电路功能。

注：这5个层次从高到低越来越接近硬件。

Verilog HDL有两种建模方法：结构建模方法和行为建模方法。

结构建模方法是对电路具体结构的描述：1.调用Verilog内置门元件（门级结构描述）2.调用开关级元件（晶体管级结构描述）3.用户自定义元件UDP（也在门级）4.子模块调用行为建模方法是对电路功能的描述1.数据流行为建模2.顺序行为建模2.结构建模结构建模是对电路具体结构的描述，是一种比较底层的方法。

简单说，就是把所需要的基本电路单元（逻辑门、MOS开关等）调出来，再用连线把这些基本单元连接起来。

(调用、连线)。

2.1 内置的基本单元Verilog HDL为门级电路建模提供了26个内置基本单元，分类如下：多输入门：and, nand, or, nor, xor, xnor多输出门：buf, not三态门： bufif0, bufif1, notif0, notif1上拉、下拉电阻：pullup, pulldownMOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1注：多输入门、多输出门和三态门构成Verilog-HDL的内置基本门。

2.1.1多输入门1.内置的多输入门包括: and nand nor or xor xnor2.这些逻辑门只有单个输出， 1个或多个输入。

第3章 Verilog HDL数据流级建模

第3章 Verilog HDL数据流级建模

对于除法
11%4 结果为3 12%4 结果为0，整除 -11%4 结果为为-3，计算11%4， 再取第一个数的正负号作为结果的符号 11%-4 结果为3，计算11%4， 再取第一个数的正负号作为结果的符号
21
按位操作符
Verilog HDL数字系统设计及仿真
~：按位取反，单目操作，即只有一个操作数。 &：按位与操作，双目操作，带两个操作数 | ：按位或操作，双目操作，带两个操作数 ^ ：按位异或操作，双目操作，带两个操作数 ^~：按位同或操作，双目操作，带两个操作数பைடு நூலகம்
6
操作数
Verilog HDL数字系统设计及仿真
数据类型 parameter型 wire型 reg型 integer型 time型
功能 用于参数的描述 用于描述线网 用于描述寄存器 用于描述整数类型 用于描述时间类型
7
数字
Verilog HDL数字系统设计及仿真
基本格式
2'b01 4'd11
可选 不可缺少
size=6 delay=6
14
Verilog HDL数字系统设计及仿真
使用关键字defparam
module example(A,Y); …… parameter size=8,delay=15; …… endmodule
module test; …… example t1(a1,y1); example t2(a2,y2); …… endmodule
>>：逻辑右移。 <<：逻辑左移。 >>>：算术右移。 <<<：算术左移。
例如
a=4'b0101 b=x>>1; b为0010 c为0100 c=x<<2; integer a； a= -10； c值为-2 c=a>>>3;

Verilog HDL 3

Verilog HDL 3

图3-2 值变化快于时延间隔



上面例子中的时延值只出现了一个，事实上这只 是一个“上升时延”，连续赋值语句中的时延可 以指定3类时延值：上升时延、下降时延和关闭时 延（值变为x的时延）。这是一种更加精细的时延 定义方式，其语法形式如下： assign # (rise, fall, turn-off ) LHS_target=RHS_expression; 其中rise是上升时延，fall是下降时延，turn-off是关 闭时延。


其具体含义可以根据下面的例子看出来： assign Bus = MemAddr [7:4]; // 没有定义时延， 则所有时延都是0 assign #4 Ask = Quiet || Late; // 只有1个时延 值，表示上升时延、下降时延和关闭时延都是4 assign # (4,8) Ask = Quick ; /* 有2个时延值， 表示上升时延是4，下降时延是8，关闭时延是 4和8之中的较小值，即4 */ assign # (4,8,6) Arb = & DataBus; // 有3个时延值， 表示上升时延是4，下降时延是8，关闭时延是6
3.2 顺序行为建模

顺序行为建模是Verilog HDL行为建模的主 要方法，也是Verilog HDL最能体现其高级 编程语言之处，如果学过其他高级变成语 言（如C语言），就会对本节介绍的诸如ifelse、for循环之类的语法结构非常熟悉。
此外，本节还将介绍过程赋值的特点和用 法。就像连续赋值用于数据流行为建模一 样，过程赋值用于顺序行为建模。


如下例： assign Mux = (S = = 0)? A : 'bz; assign Mux = (S = = 1)? B : 'bz; assign Mux = (S = = 2)? C : 'bz; assign Mux = (S = = 3)? D : 'bz;

VerilogHDL行为级建模

VerilogHDL行为级建模
if(condition1) statement_1; else if(condition2) statement_2; else if(condition3) statement_3; //可以出现多个 else statement_4;
20
示例
Verilog HDL数字系统设计及仿真
if(clock= =1) q=d; //clock为1时执行此句 if(sel= =1) out=A; //sel为1时执行此句 else out=B; //sel非1时执行此句 if(Sum < 60) Total_C = Total _c + 1; else if (Sum < 75) Total_B = Total_B + 1; else Total_A = Total_A + 1;
always @ (posedge clock ) always @ (posedge clock or negedge reset)
12
顺序块
Verilog HDL数字系统设计及仿真
以关键字begin…end将多条语句封装 成块 按顺序执行
initial initial begin begin a=0; a=0; b=1; #5 b=1; c={a,b}; #10 c={a,b}; d={b,a}; #15 d={b,a}; end end
8
always结构
Verilog HDL数字系统设计及仿真
always结构在仿真过程中是时刻活动 的，它的语句结构如下：
always <时序控制方式> 执行语句
如果没有控制方式的参与，此结构中 的语句可能会一直执行并发生死锁， 或者变成类似数据流级的语句

VerilogHDL建模概述

VerilogHDL建模概述

VerilogHDL建模概述Verilog HDL 建模概述在数字电路设计中，数字电路可简单归纳为两种要素：线和器件。

线是器件管脚之间的物理连线；器件也可简单归纳为组合逻辑器件（如与或⾮门等）和时序逻辑器件（如寄存器、锁存器、RAM等）。

⼀个数字系统（硬件）就是多个器件通过⼀定的连线关系组合在⼀块的。

因此，Verilog HDL的建模实际上就是如何使⽤HDL语⾔对数字电路的两种基本要素的特性及相互之间的关系进⾏描述的过程。

下⾯通过⼀些实例，以便对Verilog HDL 的设计建模有个⼤概的印象。

1 模块模块（module）是Verilog 的基本描述单位，⽤于描述某个设计的功能或结构及与其他模块通信的外部端⼝。

模块在概念上可等同⼀个器件就如我们调⽤通⽤器件（与门、三态门等）或通⽤宏单元（计数器、ALU、CPU）等，因此，⼀个模块可在另⼀个模块中调⽤。

⼀个电路设计可由多个模块组合⽽成，因此⼀个模块的设计只是⼀个系统设计中的某个层次设计，模块设计可采⽤多种建模⽅式。

1.1 简单事例下⾯先介绍⼏个简单的Verilog HDL程序。

例[1] 加法器module addr (a, b, cin, count, sum);input [2:0] a;input [2:0] b;input cin;output count;output [2:0] sum;assign {count,sum} = a +b + cin;endmodule该例描述⼀个3位加法器，从例⼦可看出整个模块是以module 开始，endmodule 结束。

例[2] ⽐较器module compare （equal，a，b）；input [1:0] a,b; // declare the input signal ;output equare ; // declare the output signal;assign equare = (a == b) ? 1:0 ;/ * if a = b , output 1, otherwise 0；*/endmodule该例描述⼀个⽐较器，从上可看到，/* .... */ 和// ... 表⽰注释部分。

第三讲 verilog的基本语法

第三讲 verilog的基本语法
在Verilog中有两大主要数据类型：线网类型(wire)、寄存 器类型(reg)。 线网类型
包含下述不同种类的线网子类型。 wire, tri 用于连线的最常见的线网类型 wor, trior 线或 wand, triand 线与 trireg 此线网存储数值，用于电容节点的建模 tri1, tri0 用于线逻辑的建模，上拉或下拉驱动 supply0, supply1 supply0用于对“地”建模，supply1对电源建 模
如 a[1]
向量的常数型部分选择
如：a[3:1]
上述类型的任意的拼接运算结果
29
连续赋值语句举例
module F A _ D f (A, B, Cin, Sum, Cout ) ; input A, B, Cin; output Sum, Cout ; assign S u m = A ^B ^Cin; assign C o u t = (A & Cin) | (B & Cin) | (A & B) ; endmodule
8
下划线
下划线可以用来分割数的表达式以提高程序的可读 性，但不能用在位宽和进制处，只能用于具体的数字 之间 比如 16’b1010_1011_11111_000 //合法格式 8’b_0011_1011 //非法格式
9
负数
一个数字可以被定义成负数，只要在位宽表达式前 加一个减号 - 8’d5 // 合法格式 8’d-5 //非法格式
BpW和BpR电路图
31
寄存器（register）类型变量
寄存器（ 寄存器（register）类型变量 ） register 型变量能保持其值，直到它被赋于新的值。 register 型变量常用于行为建模，产生测试的激励信号。 常用行为语句结构来给寄存器类型的变量赋值。

第3章 Verilog HDL的基本语法

第3章 Verilog HDL的基本语法
3.1 Verilog HDL程序的基本结构
3.1.1 VerilogHDL设计风格 1.VerilogHDL功能描述方式
VerilogHDL可综合硬件逻辑电路的功能描述通常有三种 方式:结构描述方式、数据流描述方式和行为描述方式。
(1)结构描述方式也称为门级描述方式,是通过调用 VerilogHDL语言预定义的基础元件(也称为原语,即 Primitive), 比如逻辑门元件,并定义各元件间的连接关系来构建电路。 这种方式构建的电路模型综合和执行效率高,但描述效率低, 难于设计复杂数字系统。
第3章 Verilog HDL的基本语法
2.端口说明 端口说明用于说明端口列表中每个端口的位宽和输入/ 输出方向。输入/输出方向可用input、output或inout进行说明。 input输入端口说明格式为input[msb1:lsb1]端口名11,端口名 12,…;、 input[msb2:lsb2]端口名21,端口名22,…; output输出端口说明格式为 output[msb1:lsb1]端口名11,端口名12,…; output[msb2:lsb2]端口名21,端口名22,…; inout双向端口说明格式为 inout[msb1:lsb1]端口名11,端口名12,…; inout[msb2:lsb2]端口名21,端口名22,…;
第3章 Verilog HDL的基本语法
5.并行执行 作为电路建模语言,在学习 VerilogHDL时必须注意的是, 模块中的实例化语句、连续赋值语句与过程块之间是并行执 行的。这是 VerilogHDL与一般高级语言最为不同的地方。 若 Verilog模块用到了多个实例引用语句,或者多个 assign语句,或者多个always块,或者将这些语句混合使用,那 么它们的书写顺序是任意的,因为它们对仿真程序和综合程 序的执行来说是并行的。也就是说,当它们被综合器综合成 实际电路时,会形成不同的电路块,当输入信号变化时,这些电 路块在满足延时的条件下同时动作,是并行执行的。 但是,需要明确的是,always块内部的高级抽象描述语句 是按顺序执行的。因为“if…else…”这样的语句若不按顺序 执行,其功能就没有任何意义。

Verilog硬件描述语言Verilog HDL设计方法概述

Verilog硬件描述语言Verilog HDL设计方法概述

建 模 能 力 的 比 较
1.4 Verilog HDL目前的应用情况 和适用的设计
在美国，在高层逻辑电路设计领域Verilog HDL和 VHDL的应用比率是60％和40％，在其它地区各为 50％。Verilog HDL是专门为复杂数字逻辑电路和 系统的设计仿真而开发的，本身就非常适合复杂 数字逻辑电路和系统的仿真和综合。由于Verilog HDL在其门级描述的底层，也就是在晶体管开关的 描述方面比VHDL有强得多得功能，所以即使是 VHDL的设计环境，在底层实质上也是由Verilog HDL描述的器件库所支持的。
近年来，FPGA和ASIC的设计在规模和复杂度 方面不断取得进展，而对逻辑电路及系统的设 计的时间要求却越来越短。这些因素促使设计 人员采用高水准的设计工具，如：硬件描述语 言(Verilog HDL或VHDL)来进行设计。
1.5.2. Verilog HDL设计法与传统的电路 设计法与传统的电路 原理图输入法的比较
采用电路原理图输入法进行设计，具有设计 的周期长，需要专门的设计工具，需手工布线等 缺陷。 而采用Verilog HDL设计时具有以下优点： 1、设计者可以在非常抽象的层次上对线路进 行描述而不必选择特定的制造工艺。逻辑综合工 具可以将设计自动转换成任意一种制造工艺版图。 如果出现新的制造工艺，设计者不必对电路进行 重新设计，只要将RTL级描述输入综合工具，即可 生成针对新工艺的门级网表。（工艺无关性）。
硬核(Hard Core) 在某一种专用半导体集成电路 工艺的（ASIC）器件上实现的经验证是正确的 总门数在5000门以上的电路结构掩膜，称之为 “硬核”。 为了逻辑电路设计成果的积累，和更快更好地 设计更大规模的电路，发展软核的设计和推广 软核的重用技术是非常有必要的。新一代的数 字逻辑电路设计师必须掌握这方面的知识和技 术。

Verilog HDL建模概述

Verilog HDL建模概述

主要内容
模块 时延 三种建模方式 四大法宝
结构化描述方式 数据流描述方式 行为描述方式
简单的事例
//与非门的行为型描述 //与非门的行为型描述 module nand(in1,in2,out); input in1,in2; output out; wire out; //连续赋值语句 //连续赋值语句 assign out=~(in1 & in2); endmodule
层module
Module
Module是Verilog的基本描述单位，用于描述 Module是Verilog的基本描述单位， 的基本描述单位 某个设计的功能或结构及与其他模块通信的外 部接口 Module概念上等同于一个器件就如我们调用通 Module概念上等同于一个器件就如我们调用通 用器件（与门、三态门等）或通用宏单元（ 用器件（与门、三态门等）或通用宏单元（计 数器等） 数器等） 一个电路设计可由多个模块组合而成。 一个电路设计可由多个模块组合而成。因此一 个模块的设计只是一个系统设计中的某个层次 设计，模块设计可采用多种建模方式 设计，
电路结构
简单的事例
/******************************************\ Filename ：dff.v \******************************************/ module dff（data,clk,q); （ input data,clk; //declare the input signal; output q; //declare the output signal; reg q; always @ (posedge clk) q<=data; end module

Verilog HDL的基本语法

Verilog HDL的基本语法

第三章 Verilog HDL的基本语法前言Verilog HDL是一种用于数字逻辑电路设计的语言。

用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。

Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。

这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。

Verilog模型可以是实际电路的不同级别的抽象。

这些抽象的级别和它们对应的模型类型共有以下五种：• 系统级(system):用高级语言结构实现设计模块的外部性能的模型。

• 算法级(algorithm):用高级语言结构实现设计算法的模型。

• RTL级(Register Transfer Level):描述数据在寄存器之间流动和如何处理这些数据的模型。

• 门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。

• 开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。

一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。

其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。

利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。

Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。

这种行为描述语言具有以下功能：• 可描述顺序执行或并行执行的程序结构。

• 用延迟表达式或事件表达式来明确地控制过程的启动时间。

• 通过命名的事件来触发其它过程里的激活行为或停止行为。

• 提供了条件、if-else、case、循环程序结构。

• 提供了可带参数且非零延续时间的任务(task)程序结构。

Verilog HDL学习要点之行为级建模

Verilog HDL学习要点之行为级建模

第 三 种 事 件 表 达 式 代 表 所 指 定 的 信 号 发 生 了 负 跳 变 （ x 0
z 0 1 0 1 x 1 0 中的一种） ，就算事件触发；
Байду номын сангаас
敏感事件列表在 always 过程块中的应用 （1） 用 always 过程块实现组合逻辑 • 事件表达式内不能包含 posedge 和 negedge 关键词 • 组合逻辑的所有输入都要作为<信号名>出现在敏感列表中 （2） 用 always 过程块实现时序逻辑 • 事件表达式可以是上述表达式三种中的任意一种 • 不要求所有输入都要作为<信号名>出现在敏感列表中
end wait (enable==1) d=a&b|c; begin wait (enable==1); d=a&b; d=d|c; end 注意此处要想实现 wait 语句对后面语句的控制只能在顺序执行的语句中。 例子： （参照实现时序逻辑的仿真） module zzy(flag1,flag2); output flag1,flag2; reg enable,flag1,flag2; initial begin flag1=1; flag2=1; enable=1; #20 enable=0; #10 enable=1; end always begin #10; wait(enable==1) flag1=~flag1; end initial begin #10 @(posedge enable) flag2=~flag2; end endmodule
• •
上述变量矢量的的某一位或某几位 存储器数据类型，只能对某个地址单元的整个字进行操作，不能对该字的某一位或某几 位进行赋值操作。 • 上述几个变量用连接操作符“{，}”拼接起来构成的整体。 赋值语句中可以出现延时控制和事件控制的时间控制， 根据控制语句出现的位置可以分为外 部事件控制方式（如#10 a=b）和内部时间控制方式（如 b=#10 ~b） 。前者是等待一段时间后 才计算等号右边的表达式的值， 后者是立即计算等号右边的表达式的值， 等待一段时间后才 赋值。

verilog建模方式

verilog建模方式

verilog HDL建模方式简单的归纳为三类：结构化描述方式、数据流描述方式、行为描述方式。

一个模块中往往是将三种建模方式混合起来使用，来描述一个完整的功能。

系统级、算法级、RTL级属于行为级，门级、开关级属于结构级。

系统级:用高级语言实现设计模块的外部性能的模型。

算法级:用高级语言结构实现设计算法的模型。

RTL级:描述数据在寄存器之间流动和如何树立这些数据的模型门级:描述逻辑门以及逻辑门之间的连线的模型开关级:描述器件中三极管和存储节点以及他们之间连线的模型1)结构化的建模方式是通过对电路的层次和组成结构进行描述来建模，即通过对器件的调用（HDL概念称为例化），并使用线网来连接各器件来描述一个模块的结构。

这里的器件包括Verilog HDL的内置门如与门and，异或门xor等，也可以是用户自定义的一个模块，还可以是FPGA厂商的提供的一个基本逻辑单元或者宏。

结构化的描述方式反映了一个设计的层次结构。

module FA_struct (A, B, Cin, Sum, Cout);input A;input B;input Cin;output Sum;output Cout;wire S1, T1, T2, T3;// -- statements -- //xor x1 (S1, A, B);xor x2 (Sum, S1, Cin);and A1 (T1, A, B );and A2 (T2, B, Cin);and A3 (T3, A, Cin);or O1 (Cout, T1, T2, T3 );endmodule该实例显示了一个全加器由两个异或门、三个与门、一个或门构成。

S1、T1、T2、T3则是门与门之间的连线。

代码显示了用纯结构的建模方式，其中xor 、and、or 是Verilog HDL 内置的门器件。

以 xor x1 (S1, A, B) 该例化语句为例：xor 表明调用一个内置的异或门，器件名称xor ，代码实例化名x1（类似原理图输入方式）。

SOC第3章VeriIog HDL常用建

SOC第3章VeriIog HDL常用建

3．2．1门级建模
• 简单的逻辑电路可以使用逻辑门来设计实现。 • 基本的逻辑门分为两类：与／或门类、缓冲/非门类。 • 1．与／或门类 • 与/或门类包括与门(and)、或门(or)、与非门(nand)、或 非门(nor)、异或门(xor}、同或门 (xnor)。与／或门类都具 有一个标量输出端和多个标量输入端，门的端口列表中的 第一个端口必定是输出端口，其他均为输入端口。当任意 一个输入端口的值发生变化时，输出端的值立即重新计算。 • 与/或门类的实例引用：
• 说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。 语句定义设计的功能和结构。说明部分和语句可以散布在模块中的任 何地方；但是变量、寄存器、线网和参数等的说明部分必须在使用前 出现。为了使模块描述清晰和具有良好的可读性, 最好将所有的说明 部分放在语句前。本书中的所有实例都遵守这一规范。 • 以下为建模一个半加器电路的模块的简单实例： module HalfAdder (A, B, Sum, Carry); input A, B; output Sum, Carry; assign #2 Sum = A ^ B; assign #5 Carry = A & B; endmodule 模块的名字是HalfAdder。 模块有4个端口: 两个输入端口A和B， 两个输出端口Sum和Carry。由于没有定义端口的位数, 所有端口大小 都为1位；同时, 由于没有各端口的数据类型说明, 这四个端口都是线 网数据类型。

• • • • • • • • • •
• 对例3—2至例3—6的说明： • (1)各种建模方法得出的电路图不尽相同，但最 终的仿真结果完全相同，也就是说，最终的电路 实现不同，但功能却相同。 • (2)例3—2和例3—3采用了行为建模方式建模， 用到了always语句；例3—4和例3—5采用了数据 流建模方式建模，用到了assign语句；例3—6采 用了门级建模方式建模，调用了门级原语。这三 种建模方式是Verilog HDL最主要的建模方式。在 一个模块中，可以采用以上三种建模方式的一种 建模，也可以采用多种方式混合建模。本章后续 内容还要对上述三种建模方式展开讨论。

第3章 Verilog HDL语言基础

第3章 Verilog HDL语言基础

Verilog HDL语言基础--本章概述
Verilog的门级描述语句; Verilog编译指示语句; Verilog系统任务和函数; Verilog用户定义任务和函数和Verilog语言模块描 述方式。 本章内容对于初步掌握Verilog语言规则非常重 要。
--Verilog语言概述
Verilog HDL（以下简称Verilog）是一种硬件描述语 言，用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。
--Verilog语言概述
Verilog HDL语言具有下述描述能力： 设计的行为特性 设计的数据流特性 设计的结构组成 包含响应监控和设计验证方面的时延和波形产生机制。 所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、 验证期间从设计外部访问设计，包括模拟的具体控制和运 行。
Verilog程序结构
--逻辑功能定义
逻辑功能定义是Verilog程序结构中最重要的部分， 逻辑功能定义用于实现模块中的具体的功能。 主要的方法有： 1．assign连续赋值语句 赋值语句是最简单的逻辑功能描述，用assign赋值语 句定义： 【例3.4】赋值语句用于逻辑功能定义的例子。 assign F=~((A&B)|(~(C&D)));
Verilog HDL硬件描述语言功能
4．提供显式语言结构指定设计中的端口到端口的时 延及路径时延和设计的时序检查。
5．可采用三种不同方式或混合方式对设计建模。这
些方式包括：
行为描述方式—使用过程化结构建模；
数据流方式—使用连续赋值语句方式建模；
结构化方式—使用门和模块实例语句描述建模。
Verilog程序结构

第3章 Verilog HDL常用建模方法

第3章 Verilog HDL常用建模方法

用户自定义原语
//调用上述两个UDP的全加器模块 module U_ADD(SUM,CO,a, b,ci); input a, b,ci; output SUM,CO; U_ADD_S U1(SUM, a, b,ci); U_ADD_C U2(CO,a, b,ci); endmodule
U_ADD_C:U2 a b ci
3.1 建模方法引例
图3-6 功能仿真波形
3.2 结构化形式建模
1. 门级建模 2. 用户自定义原语
门级建模
（1）与/或门类 （2）缓冲/非门类
门级建模
【例3-7】 利用双输入端的nand门，编写 自己与门（my_and）、或门（my_or）、非 门（my_not）、异或门（my_xor）。 module my_and(a,b,y); //用两个nand门 input a,b; output y; wire nandab; nand(nandab,a,b), (y,nandab,nandab); endmodule module my_or(a,b,y); //用三个nand门 input a,b; output y; wire nandaa,nandbb; nand(nandaa,a,a), (nandbb,b,b), (y,nandaa,nandbb); endmodule module my_not(a,y); //用一个nand门 input a; output y; nand(y,a,a); endmodule module my_xor(a,b,y); //用四个nand门实现异或门 input a,b; output y; wire andab,c,d; nand(andab,a,b), (c,andab,a), (d,andab,b), (y,c,d); endmodule

现场可编程逻辑门阵列(FPGA)原理-第3章Verilog HDL常用的建模方式

现场可编程逻辑门阵列(FPGA)原理-第3章Verilog HDL常用的建模方式
输入有四种可能：0，1，x，z。由于多输入门的输 出不可能为高阻态z，故只要任意一个输入为x或z， 则输出必定为x。
2020年11月2日3时40分
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多输入 (a) 与门 (b)与非门
表3-2 多输入门的逻辑真值表
(a) 与门
(b)与非门
输入1
and 0 1 x z
0 00 0 0
输 入
1
01
x
x
多输入端的与非门
多输入端的或门
多输入端的或非门
多输入端的异或门
多输入端的异或非门（同或门）
多输出端的缓冲器
多输出端的反相器
控制信号低电平有效的三态缓冲器
控制信号高电平有效的三态缓冲器
控制信号低电平有效的三态反相器
控制信号高电平有效的三态反相器
2020年11月2日3时40分
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多输入
Verilog HDL 中内置的6种类型多输入门的逻辑真值 表如表3-2 所示。
例如：nand NA1 （out，in1，in2，in3）；
xor XOR1 （out，in1，in2，in3）；
其中，实例化名NA1，XOR1可省略；圆括号中输入变量、输
出变量需与原理图对应且第一个变量必须是输出变量。
上述实例化代表的含义为：
与非门NA1的输出为out，输入分别为in1，in2，in3，其逻辑关 系为out= in1. in2. in3
结构化的建模描述方式可以实例化的器件包括: ➢ 1. Verilog HDL中内置的基本门级元件
（Gate Level Primitives 门级原语）
➢ 2. 模块(module) ➢ 3. 用户定义的原语 （User-Defined Primitive，UDP）
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在传输信号时没有延迟。但是，当开关值切换时有开 （turn-on）和关（turn-off）延迟。可以给双向开关指 定0个、1个或2个延迟，如下表所示。
specify块 也可以给使用开关设计的模块指定路径延迟（引脚到引
脚的延迟）以及时序检查。用specify块可以描述路径延 迟。在第10章中详细讨论了路径延迟说明，它在开关级 模型中也完全适用。
描述方式：
因为开关是用Verilog原语定义的，类似 于逻辑门，实例名称是可选项，所以调用 （实例引用）开关时可以不给出实例名称。
信号out的值由信号data和control的值确定。 out的逻 辑值如表11.1所示。 信号data和control的不同组合导致 这两个开关输出1，0或者z或x，逻辑值(如果不能确定 输出为1或0，就有可能输出z值或x值)。符号L代表0或 z，H代表1或z。
因此，NMOS开关在control信号是1时导通。如果 control信号是0，则输出为高阻态值。与此类似，如 果control信号是0，则PMOS开关导通。 具体的输入 输出参见下表：
CMOS开关用关键字cmos声明。CMOS开关的符号如下图所 示。
CMOS开关实例的引用： CMOS门本质上是两个开关（NMOS和PMOS）的组合体可
f=ab …
主讲 陈付
安徽师范大学 2015
第3讲 Verilog HDL常用建模方法
电路（开关级）级建模
门级（逻辑级）建模
数据流建模
行为级（RTL级）建模
Verilog模型可以是实际电路不同级别的抽象。这些抽象的级别和它们对应的模型 类型共有以下五种： （1）系统级(system) （2）算法级(algorithmic) （3）RTL级(Register Transfer Level): （4）门级(gate-level): （5）开关级(switch-level)
MOS，CMOS，双向开关和supply1，supply0源可用 于设计任意的开关级电路。CMOS开关是MOS开关的 一种组合；
延迟对开关元件来说是可选的。对于不同的双向器件， 有不同的延迟解释。
门级建模
当前的数字电路设计，绝大多数都是建立在门级或更 高的抽象层次上的。在门级抽象层次上，电路是用表 示门的术语来描述的，如用and（与门），nand（与 非门）等来描述。这种设计方法对于具有数字逻辑设 计基础知识的用户来说是很直观的，在Verilog描述和 电路的逻辑图之间存在着一一对应的关系。
源极supply1和supply0如下所示。
阻抗开关
前面所讨论的MOS，CMOS和双向开关可以用相应的 阻抗器件建模。阻抗开关比一般的开关具有更高的源 极到漏极的阻抗，且在通过它们传输时减少了信号强 度。在相应的一般开关关键字前加带r前缀的关键字， 即可声明阻抗开关。
在一般开关和阻抗开关之间有两个主要区别：源极到 漏极的阻抗和传输信号强度的方式。关于Verilog中的 强度级别参见书中附录A。
电源和地
计晶体管级电路时需要源极（Vdd，逻辑1）和地极 （Vss，逻辑0）。源极和地极用关键字supply1和 supply0来定义。
源极类型supply1相当于电路中的Vdd，并将逻辑1放在 网表中。源极类型supply0相当于地或Vss，并将逻辑0 放在网表中。在整个模拟过程中，supply1和supply0始 终为网表提供逻辑1值和逻辑0值。
3.1.2 举例— — CMOS或非门（nor）
二选一多路选择器
简单的CMOS锁存器
CMOS反向器
3.1.3 小结
开关级建模处于很低的设计抽象层次。只在很少的情 况下，比如在设计者需要定制自己的叶级元件（即最 基本的元件）时，才使用开关级建模。随着电路复杂 度的增加，这个级别的Verilog设计越来越少CMOS器件的模型。
NMOS，PMOS和CMOS门都是从漏极向源极导通，是单 向的。在数字电路中，双向导通的器件很重要。对双向导 通的器件而言，其两边的信号都可以是驱动信号。有三个 关键字用来定义双向开关：tran，tranif0和tranif1。
tran开关作为两个信号inout1和inout2之间的缓存。inout1 或inout2都可以是驱动信号。仅当control信号是逻辑0时 tranif0开关连接inout1和inout2两个信号。如果control信号 是逻辑1，则没有驱动源的信号取高阻态值z。有驱动源的 信号仍然从驱动源取值。如果control信号是逻辑1，则 tranif1开关导通。实例引用如下：
电路级建模
能够描述基本MOS开关：nmos，pmos和cmos。 理解双向传输开关、电源和地的建模方法。 识别阻抗MOS开关。 解释在基本MOS开关和双向传输开关上说明延迟的方
法。 在Verilog中，用所提供的开关建立基本开关级电路
3.1.1 开关级建模元件— — MOS开关
可以用关键字nmos和pmos定义两种类型的MOS开关 关键字nmos用于NMOS晶体管建模；关键字pmos用 于PMOS晶体管建模。NMOS和PMOS开关的符号如 下图所示。
开关中的延迟说明
MOS和CMOS开关
可以为通过这些开关级元件的信号指定延迟。延迟是 可选项，它只能紧跟在开关的关键字之后。延迟说明 类似于Rise，Fall和Turn-off延迟。可以为开关指定0个、 1个、2个或者3个延迟，如下所示。
双向传输开关 双向传输开关的延迟说明需要稍做区别解释。这种开关
3.2.1 门的类型
1.与/或门
Verilog语言中常用的门包括如下几种（以二输入为例）：
在Verilog语言中，我们可以调用（实例引用）这些逻辑 门来构造逻辑电路。在门的实例引用中，输入端口的数 目可以超过两个，这时只需将输入端口全部排列在端口 列表中即可，Verilog会根据输入端口的数目自动选择引 用合适的逻辑门。注意，在门级原语实例引用的时候， 我们可以不指定具体实例的名字，这一点为设计师编写 需要实例引用几百个门的模块提供了方便。 格式：