FPGA的高速计数器设计

基于FPGA的计数器的程序设计方案1.1 FPGA简介FPGA（Field－Progrmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

自1985 年Xilinx 公司推出第一片中大规模现场可编程逻辑器件(FP2GA) 至今,FPGA 已经历了十几年的历。

在这十几年的过程中,可编程器件有了惊人的发展:从最初的1200 个可利用门,到今天的25 万可利用门,规模增大了200 多倍; FPGA 供应商也从Xilinx 的一枝独秀,到今天近20 个厂商的分庭抗争;FPGA 从单一的基于SRAM结构到今天各种结构类型的出现,都充分体现了可编程器件这一巨大市场的吸引力。

FPGA 不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开发周期短、开发软件投入少、芯片价格不断降低。

由于目前电子产品生命周期相对缩短,相近功能产品的派生设计增多等特点,促使FPGA 越来越多地取代了ASIC 的市场,特别是对国内众多的科研单位来说,小批量、多品种的产品需求,使得FPGA 成为首选。

1.2 硬件描述语言VHDL特点功能强大、设计灵活。

VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。

它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。

VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。

VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。

支持广泛、易于修改。

由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。

基于FPGA的高速数据采集系统设计随着科技的不断进步，数据采集和处理的速度需求也越来越高。

为了满足这种需求，基于FPGA的高速数据采集系统应运而生。

本文将对其进行阐述，包括其原理、结构、应用和未来发展方向。

一、系统原理FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，通过程序设计可以实现不同的逻辑和功能。

基于FPGA的数据采集系统，即是将FPGA作为处理核心，利用其高速的数据处理能力和可编程性，进行数据采集和处理。

这种系统的原理是将信号输入到FPGA中，通过FPGA的逻辑电路分析、处理、交换和传输等一系列操作，将数据利用高速通信接口传输到处理单元，最终实现高速数据采集和处理的功能。

二、系统结构基于FPGA的高速数据采集系统一般由两部分组成：数据采集模块和数据处理模块。

1. 数据采集模块数据采集模块主要由采样模块、数字信号处理模块、时钟模块和控制模块等组成。

其中，采样模块是整个数据采集模块中最为重要的部分，其主要功能是对模拟信号进行采样、变换为数字信号并存储到缓存中。

数字信号处理模块则对采样得到的信号进行滤波、放大等处理操作，使其符合后续处理的要求。

时钟模块负责对采集数据进行时钟同步，确保数据的完整性和准确性。

控制模块负责控制整个系统的运作和协调各模块的工作，保证系统运行的顺畅和稳定。

2. 数据处理模块数据处理模块主要由处理核心、存储模块和通信模块组成。

其中，处理核心是整个数据处理模块中最为重要的部分，其主要通过FPGA中的逻辑电路对采样数据进行处理、分析和计算等操作，使其符合需求并输出结果。

存储模块是处理模块中用于存储数据的部分，如FPGA中集成的RAM、Flash等存储器件。

通信模块则主要实现数据的传输和交换，包括高速串口、以太网接口、USB接口等。

三、应用领域基于FPGA的高速数据采集系统广泛应用于科学研究、医疗领域、通信技术、工业控制等各个领域。

1. 科学研究：FPGA作为高速数据采集系统的处理核心，在科学研究中起到了重要作用。

基于FPGA和单片机的高精度数字频率计的设计与实现1. 引言1.1 背景介绍数字计数器是一种广泛应用于科学研究、工程技术和日常生活中的仪器设备，用于测量信号的频率、周期和脉冲数量等。

随着科技的不断发展，对于数字频率计的精度和性能要求也越来越高。

传统的数字频率计主要基于单片机或专用芯片的设计，存在精度受限、功能单一等问题。

而基于FPGA和单片机的高精度数字频率计能够充分发挥FPGA在并行计算和高速数据处理方面的优势，结合单片机的灵活性和易编程性，实现更高精度、更丰富功能的数字频率测量。

本文基于FPGA和单片机，设计并实现了一种高精度数字频率计，具有高度精准、快速响应的特点。

通过软硬件结合的设计思路，实现了数字信号频率的精确测量，同时在硬件设计和软件设计上都进行了详细优化和实现。

系统测试结果表明，该数字频率计具有较高的测量精度和稳定性，在实验中取得了良好的效果和准确的测量数据。

此设计不仅具有实用价值，还对数字频率计的进一步研究和应用具有一定的参考意义。

1.2 研究意义随着科技的发展，对于频率计的要求也越来越高，需要具备更高的精度、更快的响应速度和更广泛的适用范围。

设计和实现基于FPGA 和单片机的高精度数字频率计具有重要的研究意义。

通过本文的研究，可以深入了解数字频率计的工作原理和设计方法，为高精度频率计的研究和应用提供参考和借鉴。

本文的研究成果还可以为提高电子测量仪器的性能，推动数字频率计技术的发展做出重要的贡献。

本文的研究具有重要的理论和实践意义。

1.3 研究现状当前，数字频率计在电子测量领域具有重要的应用价值，其精度和稳定性对于提高测量精度和准确性至关重要。

目前，数字频率计的研究主要集中在硬件设计和软件算法的优化上。

在硬件设计方面，传统的数字频率计主要采用FPGA（现场可编程门阵列）作为核心控制器，实现高速、高精度的频率测量。

通过合理的电路设计和时序控制，可以实现更稳定和准确的频率计算。

在软件设计方面，研究者们致力于优化频率计算算法，提高频率计算的速度和精度。

哈尔滨理工大学软件学院实验报告课程 FPGA题目实验二计数器设计实验班级集成12-2班专业集成电路设计与集成系统学生学号 12140202272014年10 月15日实验二计数器设计实验实验目的：学习计数器的设计、仿真和硬件测试方法。

实验内容及步骤：1.使用Verilog HDL设计2位 16进制计数器,由DE2的KEY0输入计数值，在HEX1，HEX0上显示计数值。

2.使用嵌入式逻辑分析仪进行仿真；3.将实验程序下载到DE2运行。

实验注意事项：去抖动DE2按键电路图实验程序：module counting(clk,reset,k,h1,h2);input k,reset,clk;output [6:0]h1,h2;reg [7:0]count;reg key;reg [6:0]h1,h2;reg [10:0]clock=11'b0;always@(posedge clk)beginif(k) // k is the input Key0 beginkey<=1;clock<=0;endelsebeginclock<=clock+1; // if clock still isn't 2000 ,then the next all don,t excutiveif(clock==1000) // so continue came back until up to 2000beginclock<=11'b0;key=0; // to produce a negadge as a senstive pinendendendalways@(negedge key or negedge reset)beginif(reset==0)count=0;elsecount=count+1'b1;endalways@(count)begincase(count[3:0])4'b0000:h1<=7'b1000000; 4'b0001:h1<=7'b1111001; 4'b0010:h1<=7'b0100100; 4'b0011:h1<=7'b0110000; 4'b0100:h1<=7'b0011001; 4'b0101:h1<=7'b0010010; 4'b0110:h1<=7'b0000010; 4'b0111:h1<=7'b1111000; 4'b1000:h1<=7'b0000000; 4'b1001:h1<=7'b0010000; 4'b1010:h1<=7'b0001000; 4'b1011:h1<=7'b0000011; 4'b1100:h1<=7'b1000110; 4'b1101:h1<=7'b0100001; 4'b1110:h1<=7'b0000110; 4'b1111:h1<=7'b0001110; default : h1<=7'b1000000; endcasecase(count[7:4])4'b0000:h2<=7'b1000000; 4'b0001:h2<=7'b1111001;4'b0010:h2<=7'b0100100;4'b0011:h2<=7'b0110000;4'b0100:h2<=7'b0011001;4'b0101:h2<=7'b0010010;4'b0110:h2<=7'b0000010;4'b0111:h2<=7'b1111000;4'b1000:h2<=7'b0000000;4'b1001:h2<=7'b0010000;4'b1010:h2<=7'b0001000;4'b1011:h2<=7'b0000011;4'b1100:h2<=7'b1000110;4'b1101:h2<=7'b0100001;4'b1110:h2<=7'b0000110;4'b1111:h2<=7'b0001110;default : h2<=7'b0000001;endcaseendendmodule实验结果：当计数值为4时。

（完整版）基于FPGA的高速数据采集系统设计毕业设计武汉纺织大学毕业设计（论文）任务书课题名称：基于FPGA的高速数据采集系统设计完成期限： 2021年3月2日至2021年5月25日学院名称电子与电气工程学院专业班级电子082指导老师王骏指导教师职称讲师学院领导小组组长签字一、课题训练内容采集系统的研制工作;以实现对模拟高频信号的处理和控制。

课题选用现场可编程逻辑器件FPGA技术，在Altera公司的Quartus II开发环境中应用VHDL语言进行FPGA的编程与仿真，研究各模块的设计方法和控制流程，结合USB2.0总线接口技术，以期实现系统与PC机连接，在PC上对数据进行分析、显示和监控等，最后对系统性能指标进行验证。

1. 培养学生通过图书馆、互联网等资源查阅相关资料（包括外文资料），训练学生自主获得知识的能力和自学能力；2. 培养学生把所学的知识用于实践并引申到相关专业知识上，锻炼出自学能力；3. 锻炼学生外文阅读及翻译能力；4. 锻炼学生的自我创新能力；5. 在书写论文的过程中，锻炼学生的语言组织能力、逻辑思维能力、办公软件使用的能力；6. 培养学生与人合作、相互交流的能力。

二、设计（论文）任务和要求1. 大量收集与本课题有关的资料：到图书馆、各大书店寻找无线充电技术以及相关电路的资料，并认真进行阅读；到各大数据库和相关网站上搜索与本课题相关的学位论文和相关资料。

2. 第四周前上交毕业设计开题报告一份。

开题报告内容与学校模板要求一致，字数不少于2000字；经指导教师检查合格后才能进行后续工作。

3. 理清论文的总体思路，完成主要的研究工作：1) 以CY7C68013为核心，设计一个FPGA的最小系统，并在此基础上通过编写VHDL程序进行系统的开发。

2) 对数据采集，高频电路设计信号和电源完整性设计。

3) 提高数据采集总体设计方案。

4) 结合USB2.0接口的控制器CY7C68013芯片，采集系统进行硬件设计。

基于FPGA的多通道高速数据采集系统设计共3篇基于FPGA的多通道高速数据采集系统设计1随着现代科技的高速发展，各种高速数据的采集变得越来越重要。

而基于FPGA的多通道高速数据采集系统因具有高速、高精度和高可靠性等优点，逐渐受到了越来越多人的关注和青睐。

本篇文章将围绕这一课题，对基于FPGA的多通道高速数据采集系统进行设计和探讨。

1、FPGA的基础知识介绍FPGA（Field-Programmable Gate Array）是可重构的数字电路，可在不使用芯片的新版本的情况下重新编程。

FPGA具有各种不同规模的可用逻辑单元数，可以根据需要进行定制化配置。

FPGA可以根据需要配置每个逻辑单元，并使用活动配置存储器从而实现功能的完整性、高速度和多样化的应用领域。

2、多通道高速数据采集系统的设计在高速数据采集领域中，多通道采集是非常常见的需求。

多通道采集系统通常由高速采集模块、ADC芯片、DSP芯片等核心部件组成。

在本文中，我们将会采用 Analog Devices（ADI）公司的AD7699高速ADC和Xilinx（赛灵思）公司的Kintex-7 FPGA，来设计多通道高速数据采集系统。

2.1系统架构设计系统架构是设计一个多通道高速数据采集系统的第一步。

本系统的架构由两个主要芯片组成，分别为高速的ADC模块和FPGA模块。

其中ADC模块负责将模拟信号转换为数字信号，而FPGA模块则负责将数据处理为人类可以处理的数据。

2.2模块设计由于本系统是多通道高速数据采集系统，所以我们需要设计多个模块来完成数据采集任务。

在本系统中，每个模块包含一个ADC芯片和一个FPGA芯片，用于处理和存储采集的数据。

ADC 芯片可以通过串行接口将数据传递给FPGA芯片，FPGA芯片则可以将数据存储在DDR3内存中。

2.3信号采集与处理对于多通道高速数据采集系统，信号的采集与处理是至关重要的。

因此我们需要谨慎设计。

在本系统中，每个通道的采样速率可以达到1MSPS，采样精度为16位。

标题：FPGA多通道脉冲计数器的设计与实现一、引言在现代科学研究和工程应用中，脉冲计数器作为一种重要的计数设备，被广泛应用于实验室测量、核物理学、天文学、粒子物理学以及通信系统等领域。

随着科学技术的进步，对脉冲计数器的性能和功能要求也越来越高。

本文将主要讨论FPGA多通道脉冲计数器的设计与实现，探讨其原理、架构以及实际应用。

二、多通道脉冲计数器概述多通道脉冲计数器是指同时能够计数多个输入通道脉冲信号的计数器。

它通常由多个计数通道、数字信号处理单元和控制单元组成。

在实际应用中，多通道脉冲计数器可以用于不同的测量场景，例如时间分辨测量、事件计数、频率测量等。

三、FPGA在脉冲计数器中的应用FPGA作为一种可编程逻辑器件，具有高速、低功耗、灵活性强等特点，被广泛应用于脉冲计数器的设计与实现中。

通过灵活的编程和并行计算能力，FPGA可以实现多通道脉冲计数器的同时处理多路信号，大大提高了计数器的计数速度和计数精度。

四、多通道脉冲计数器的设计要点1. 采样与计数：多通道脉冲计数器需要同时对多个信号进行采样，并将采样结果进行计数。

在设计时需要充分考虑采样频率、计数器精度以及信号同步等问题。

2. 数据处理与存储：多通道脉冲计数器还需要对采样后的数据进行数字信号处理，并将处理后的数据进行存储或后续分析。

在设计中需要考虑数据处理算法和存储器的容量。

3. 接口与通信：多通道脉冲计数器通常需要与外部设备进行数据交互，因此在设计中需要考虑接口标准和通信协议，以实现与外部设备的可靠通信。

五、FPGA多通道脉冲计数器的实现在实际设计中，为了实现多通道脉冲计数器，可以采用FPGA作为核心处理器，通过硬件描述语言（HDL）对其进行编程。

在编程过程中，需要考虑时序控制、数据处理、中断处理等多个方面，以保证多通道脉冲计数器的可靠性和稳定性。

六、实际应用案例以核物理实验中的脉冲计数器设计为例，我们可以看到FPGA多通道脉冲计数器在实际科学研究中的应用。

专利名称：一种基于FPGA的高速计数器专利类型：发明专利
发明人：廖赐洲
申请号：CN201810532056.X
申请日：20180529
公开号：CN108717565A
公开日：
20181030
专利内容由知识产权出版社提供
摘要：本发明涉及一种基于FPGA的高速计数器，采用FPGA芯片实现，其中，使能模块用于启动所述计数器模块进行工作；通道选择暂存器模块用于从多个输入通道中选择一个作为计数通道；高位目标值设定模块用于设定计数器目标值的高位部分，低位目标值设定模块用于设定计数器目标值的低位部分；计数器模块用于依照设定的参数进行运算，将选择通道中产生的脉波记录下来；高位元存储模块用于记录当前计数器模块的高位元，低位元存储模块用于记录当前计数器模块的低位元。

本发明能够模拟出多工器与计数器，实现高速计数的目的。

申请人：宁波帝洲自动化科技有限公司
地址：315800 浙江省宁波市北仑区新碶莫干山路36号A幢1号-105
国籍：CN
代理机构：上海泰能知识产权代理事务所
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摘要本文介绍了一种以大规模可编程逻辑芯片为设计载体，由顶层到底层设计的多功能数字频率计。

该频率计采用单片机与频率测量技术相结合，大大提高了测量的精度。

本文主要包括该频率计的设计基础和实现方法两部分内容，描述了它的设计平台、工作原理和软硬件实现。

在硬件上，利用Altera 公司的FPGA器件为主控器；在软件上，采用VHDL硬件描述语言编程,极大地减少了硬件资源的占用。

该数字频率计具有频率测量、周期测量、脉宽测量和占空比测量等多种功能。

仿真与分析结果表明，该数字频率计性能优异，软件设计语言灵活，硬件简单，速度快。

关键词 FPGA 等精度频率计 VHDLAbstractThis article introduced one kind as designs the carrier take the large-scale programmable logic chip, the multi-purpose digital frequency meters which designs from the top layer to the first floor. This frequency meter uses the monolithic integrated circuit and the frequency measurement technology unifies, increased the survey precision greatly. This article mainly includes this frequency meter's design basis and realizes the method two partial contents, described its design platform, the principle of work and the software and hardware realizes. On the hardware, uses Altera Corporation's FPGA componentis the master controller; On the software, uses the VHDL hardware description language programming, reduced hardware source occupancy enormously. This digital frequency meter has the frequency measurement, the cyclical survey, the pulse width survey and the dutyfactor survey and so on many kinds of functions. The simulation and the analysis result indicated that this digital frequency meter performance is outstanding, the software design language is flexible, the hardware is simple, the speed is quick.Keywords FPGA Equal Precision Measurement Frequency meter VHDL目录第一章概述 (1)1.1多功能计数器现状 (1)1.2频率测量方法简介 (2)第二章软件开发平台VHDL简介 (5)2.1VHDL的发展 (5)2.2VHDL的特点 (5)2.3VHDL语言结构 (7)2.3.1 实体（ENTITY） (7)2.3.2 结构体（ARCHITECTURE） (8)2.4VHDL软件设计简介 (10)第三章硬件开发平台现场可编程门阵列（FPGA）简介 (12)3.1可编程逻辑器件 (12)3.2现场可编程门阵列（FPGA） (13)3.2.1 FPGA的器件结构与工作原理 (14)3.2.2 基于EDA平台的FPGA开发流程 (18)第四章多功能计数器的理论基础和总体设计方案 (21)4.1常用频率测量方法及其误差分析 (21)4.1.1 直接测频法 (21)4.1.2 测周法原理 (23)4.1.3 等精度测频原理 (25)4.2脉冲宽度和占空比测量原理 (28)4.3总体设计 (29)第五章多功能计数器的软件设计和硬件设计 (32)5.1软件设计 (32)5.1.1 测频专用模块工作功能描述及VHDL程序 (33)5.1.2 脉冲宽度和占空比测量模块 (37)5.1.3 GATE (41)5.1.4 测频/测周期实现 (42)5.2硬件设计 (43)5.2.1 程控放大电路 (44)5.2.2 过零比较电路 (45)5.2.3 测频主系统实现 (46)总结 (48)谢辞 (49)参考文献 (50)第一章概述在信息技术高速发展的今天,电子系统数字化已成为有目共睹的趋势。

EDA课程设计项目名称基于FPGA的计数器的设计专业班级通信102班学生青瓜指导教师2013年 5 月28 日摘要本课程设计要完成一个 1 位十进制计数器的设计。

计数器是大规模集成电路中运用最广泛的结构之一。

在模拟与数字集成电路设计当中, 灵活地选择与使用计数器可以实现很多复杂的功能, 可以大量减少电路设计的复杂度和工作量。

讨论了一种可预置加减计数器的设计, 运用Ver ilog H DL 语言设计出了一种同步的可预置加减计数器, 该计数器可以根据控制信号分别实现加法计数和减法计数, 从给定的预置位开始计数, 并给出详细的 VerilogHDL 源代码。

最后, 设计出了激励代码对其进行仿真验证, 实验结果证明该设计符合功能要求, 可以实现预定的功能。

关键词：计数器；VerilogHDL；QuartusⅡ；FPGA；AbstractThis course is designed to complete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve a lot with the use of complex functions, can significantly reduce the complexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the control signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the intended function.Key words:Decimal counter; VerilogHDL; Quartus Ⅱ; FPGA;目录摘要IAbstractII第1章绪论11.1计数器的种类11.2计数器的发展1第2章设计环境22.1 Quartus II22.1.1 软件简介22.1.2 功能22.2 Verilog HDL硬件描述语言42.2.1 语言简介42.2.2 主要能力42.2.3 语言用途62.2.4 Verilog HDL的发展历史62.2.5 主要应用72.3 Electronic Design Automation8第3章设计思路103.1输入模块103.2 寄存器模块103.3 输出模块113.4 计数模块11第4章程序设计124.1 主程序124.3 always语句134.4 if-else语句13第5章波形仿真13结论14参考文献15附录116致16第1章绪论1.1计数器的种类1、如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。

fpga计数器写法总结在FPGA设计中，计数器是一种常用的模块，它可以在各种应用中实现时钟同步、周期计数等功能。

本文将总结FPGA计数器的写法，包括计数器的设计思路、实现方式、常见问题及解决方法等。

一、计数器设计思路FPGA计数器通常采用有限状态机或移位寄存器的方式实现。

有限状态机可以根据输入时钟信号不断更新状态，从而实现计数功能。

移位寄存器则可以将输入时钟信号的位流逐位移入或移出寄存器，从而实现计数。

在设计中，需要根据具体的应用场景和资源约束选择合适的实现方式。

二、计数器实现方式1.硬件描述语言实现常用的硬件描述语言包括VHDL和Verilog。

使用VHDL可以实现复杂的行为描述，而使用Verilog则更注重硬件的逻辑描述。

在实现计数器时，需要先确定计数器的位数和时钟频率，然后根据设计思路和语言特点进行编码。

2.软件仿真验证在硬件设计完成后，需要进行仿真验证以确保设计的正确性和可靠性。

常用的仿真工具包括ModelSim、Quartus等。

通过仿真可以发现设计中存在的问题和错误，并及时进行修正。

三、常见问题及解决方法1.时钟抖动问题时钟抖动会导致计数器的计数不准确。

解决方法是在时钟输入端加滤波器或整形电路，以消除抖动影响。

2.计数溢出问题当计数器的位数不够时，会导致计数溢出。

解决方法是增加计数器的位数，或者在计数器溢出时进行特殊处理，如重置计数器或发出中断信号。

3.时序问题在设计中需要注意时序问题，以确保各个模块之间的信号传输正确无误。

解决方法是优化设计，合理安排模块之间的信号传输路径和时序关系。

四、总结本文总结了FPGA计数器的设计思路、实现方式、常见问题及解决方法等。

在实际应用中，需要根据具体的应用场景和资源约束选择合适的实现方式，并进行仿真验证以确保设计的正确性和可靠性。

同时，需要注意时序问题，以确保各个模块之间的信号传输正确无误。

通过不断实践和总结，可以提高计数器的设计水平和效率，为FPGA应用开发提供更好的支持。

FPGA中高速计数器的设计
张新相;李小历
【期刊名称】《湖南通信技术》
【年(卷),期】1995(000)002
【摘要】本文通过对计数器结构的分析，讨论了如何充分利用ＦＰＧＡ的硬件资源实现高速计数器的方法。

【总页数】4页(P78-81)
【作者】张新相;李小历
【作者单位】不详;不详
【正文语种】中文
【中图分类】TP332.12
【相关文献】
1.无线电定位接收机中高速计数器的设计及其FPGA实现 [J], 袁清升;郝燕玲
2.信号处理中高速计数器的设计及FPGA实现 [J], 李宗华;徐欣;卢启中;周一宇
3.100MHz高速计数器在STM32F103系列嵌入式系统中的设计与实现 [J], 杨卫东;班崟峰;杨红天
4.旋转编码器和PLC高速计数器在冲击试验机数据测量中的设计应用 [J], 叶园伟;郑勇;王金丽;邓怡国;王刚;张劲
5.2017年中国FPGA技术创新应用高端论坛暨2017年全国大学生FPGA创新设计邀请赛颁奖大会圆满落幕 [J],
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