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Verilog HDL数字设计与综合(第二版) 第五章课后习题答案

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1．利用双输入端的nand门，用Verilog编写自己的双输入端的与门、或门和非门，把它们分别命名为my_or，my_and和my_not，并通过激励模块验证这些门的功能。

答：`timescale 1ns/1ns/**************************** ********** my_and *********** ****************************/ module my_and(in1,in2,out); input in1,in2;output out;wire out1;nand a1(out,out1,out1);nand a2(out1,in1,in2); endmodule/**************************** ********** my_or ************ ****************************/ module my_or(in1,in2,out);input in1,in2;output out;wire out1,out2;nand o1(out,out1,out2);nand o2(out1,in1,in1);nand o3(out2,in2,in2); endmodule/**************************** ********** my_not *********** ****************************/ module my_not(in,out);input in;output out;nand n1(out,in,in);endmodule/**************************** ********** test ***************************************/module test;reg a,b;wire and_c,or_c,not_c;initialbegina<=0;b<=0;#10 a<=0;b<=1;#10 a<=1;b<=0;#10 a<=1;b<=1;#10 $stop;endmy_and myand1(a,b,and_c);my_or myor1(a,b,or_c);my_not mynot1(a,not_c); endmodule2．使用上题中完成的my_or，my_and和my_not门构造一个双输入端的xor门，其功能是计算z第5章门级建模41= x’y + x y’，其中x和y为输入，z为输出；编写激励模块对x和y的四种输入组合进行测试仿真。

答：在上题代码的基础上，添加如下代码：（注意，xor在仿真器中已自备，这里用my_xor）/************************************* my_xor ******************* z=x'y+xy' *************************************/module my_xor(in1,in2,out);input in1,in2;output out;wire not_in1,not_in2,out_a1,out_a2;my_not mynot1(in1,not_in1);my_not mynot2(in2,not_in2);my_and myand1(in1,not_in2,out_a1);my_and myand2(in2,not_in1,out_a2);my_or myor1(out_a1,out_a2,out);endmodulemodule test52;reg x,y;wire z;initialbeginx<=0;y<=0;#10 x<=0;y<=1;#10 x<=1;y<=0;#10 x<=1;y<=1;#10 $stop;endmy_xor myxor(x,y,z);endmoduleVerilog HDL数字设计与综合（第二版）423．本章中的一位全加器使用乘积项之和的形式可以表示为①：sum = a ⋅ b ⋅ c_in + a’⋅ b ⋅ c_in’ + a’⋅ b’⋅ c_in + a ⋅ b’⋅ c_in’c_out = a ⋅ b + b ⋅ c_in + a ⋅ c_in其中a，b和c_in为输入，sum和c_out为输出；只使用与门、或门、非门实现一个一位全加器，写出其Verilog描述，限制是每个门最多只能有四个输入端。

编写激励模块对其功能进行检查，并对全部的输入组合进行测试。

答：在前面的课程中已经学习过一位全加器的相关知识，一位全加器的电路如下所示：按此电路图，采用门级描述代码如下：`timescale 1ns/1nsmodule full_add(a,b,c_in,sum,c_out);input a,b,c_in;output sum,c_out;wire s1,s2,s3,s4,s5,s6,s7;nand (s1,a,b);nand (s2,a,s1);nand (s3,b,s1);nand (s4,s2,s3);nand (s5,s4,c_in);nand (s6,s4,s5);nand (s7,s5,c_in);nand (sum,s6,s7);nand (c_out,s5,s1);endmodulemodule test53;reg a,b,c_in;wire sum,c_out;①上面两个习题中原书作者用“’”表示取反操作，用“⋅”表示与操作。

——译者注第5章门级建模43initialbegina<=0;b<=0;c_in<=0;#10 a<=0;b<=0;c_in<=1;#10 a<=0;b<=1;c_in<=0;#10 a<=0;b<=1;c_in<=1;#10 a<=1;b<=0;c_in<=0;#10 a<=1;b<=0;c_in<=1;#10 a<=1;b<=1;c_in<=0;#10 a<=1;b<=1;c_in<=1;#10 $stop;endinitial$monitor($time,"a=%b,b=%b,c_in=%b,sum= %b,c_out= %b",a,b,c_in,sum,c_out);full_add fadd(a,b,c_in,sum,c_out);endmodule输出的数据和波形：# 0a= 0,b= 0,c_in= 0,sum= 0,c_out= 0# 10a= 0,b= 0,c_in= 1,sum= 1,c_out= 0# 20a= 0,b= 1,c_in= 0,sum= 1,c_out= 0# 30a= 0,b= 1,c_in= 1,sum= 0,c_out= 1# 40a= 1,b= 0,c_in= 0,sum= 1,c_out= 0# 50a= 1,b= 0,c_in= 1,sum= 0,c_out= 1# 60a= 1,b= 1,c_in= 0,sum= 0,c_out= 1# 70a= 1,b= 1,c_in= 1,sum= 1,c_out= 14．带有延迟的RS锁存器如下图所示，写出其带有延迟的Verilog门级描述。

编写其激励模块，根据下面的输入-输出关系表对其功能进行验证。

Verilog HDL 数字设计与综合（第二版）44答：代码如下`timescale 1ns/1nsmodule my_rs(reset,set,q,qbar); input reset,set; output q,qbar;nor #(1) nand1(q,reset,qbar); nor #(1) nand2(qbar,set,q);endmodulemodule test54; reg set,reset; wire q,qbar; initial beginset<=0;reset<=1; #10 set<=0;reset<=0;resetset qqbar第5章门级建模45 #10 set<=1;reset<=0;#10 set<=1;reset<=1;endmy_rs rs1(reset,set,q,qbar);initial$monitor($time,"set= %b,reset= %b,q= %b,qbar= %b",set,reset,q,qbar);endmodule测试输出文件# 0set= 0,reset= 1,q= x,qbar= x# 1set= 0,reset= 1,q= 0,qbar= x# 2set= 0,reset= 1,q= 0,qbar= 1# 10set= 0,reset= 0,q= 0,qbar= 1# 20set= 1,reset= 0,q= 0,qbar= 1# 21set= 1,reset= 0,q= 0,qbar= 0# 22set= 1,reset= 0,q= 1,qbar= 0# 30set= 1,reset= 1,q= 1,qbar= 0# 31set= 1,reset= 1,q= 0,qbar= 05．使用bufif0和bufif1设计一个二选一多路选择器，如下图所示：Verilog HDL 数字设计与综合（第二版）46门b1和b2的延迟说明如下所示：最 小 值典 型 值最 大 值上升延迟 1 2 3 下降延迟 3 4 5 关断延迟567在设计完成后，写出激励模块对其进行仿真。

答：代码如下 `timescale 1ns/1nsmodule mux21(out,in0,in1,s); input in0,in1; input s; output out;bufif0 #(1:2:3,3:4:5,5:6:7) b1(out,in0,s); bufif1 #(1:2:3,3:4:5,5:6:7) b2(out,in1,s);endmodulemodule test55; reg in0,in1; reg s; wire out; initial beginin0<=0;in1<=1;s<=1; #100 in0<=0;in1<=1;s<=0;sbufif0out第5章门级建模47#100 in0<=1;in1<=0;s<=1;#100 in0<=1;in1<=0;s<=0;#100 $stop;endmux21 my_mux(out,in0,in1,s);initial$monitor($time,"in0= %b,in1= %b,s= %b,out= %b",in0,in1,s,out);endmodule输出波形和数据# 0in0= 0,in1= 1,s= 1,out= x# 6in0= 0,in1= 1,s= 1,out= 1# 100in0= 0,in1= 1,s= 0,out= 1# 104in0= 0,in1= 1,s= 0,out= x# 106in0= 0,in1= 1,s= 0,out= 0# 200in0= 1,in1= 0,s= 1,out= 0# 300in0= 1,in1= 0,s= 0,out= 0# 302in0= 1,in1= 0,s= 0,out= x# 306in0= 1,in1= 0,s= 0,out= 1。

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Verilog HDL数字设计与综合 夏宇闻译(第二版)课后题答案

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第二章/*1----------------------------------------------*/module IS;//...SC sc1;MEM mem1;Xbar xbar1;endmodule;module SC;//...endmodule;module Xbar;//...endmodule;module MEM;//...endmodule;module Top;IS is1;endmodule/*2----------------------------------------------*/module FA;endmodulemodule Ripple_Add;FA fa0;FA fa1;FA fa2;FA fa3;Endmodule第三章/*1---------------------------------------------------------------*/ a:8b0111_1011b:16hxxxxc: -2(1010)--取反（1101）----再加一（1110）d: 'h1234/*2---------------------------------------------------------------*/a:正确b:正确c:正确d:正确/*3---------------------------------------------------------------*/a ：合法b ：合法c ：不合法，含有$ 为延时含义d ：标识符组成：字母数字下划线。

/*4---------------------------------------------------------------*/a: wire [7:0] a_in;b: reg [31:0]c: integer count;d: time snap_shot;e: integer delays[20];f: reg [63:0] mem[256];g: parameter cach_size=256;/*5---------------------------------------------------------------*/a : 1010b: 10c : 400第四章/*1-----------------------------------------------------------------------*///模块的基本组成部分有哪些？哪几个部分必须出现？模块定义已关键字module开始，模块名，端口列表，端口声明和可选的参数声明出现在其他部分的前面，endmodule必须为最后一条语句1）wire。

数字系统设计与veriloghdl课后答案

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数字系统设计与veriloghdl课后答案数字系统设计与veriloghdl课后答案【篇一：数字逻辑与数字系统设计习题参考答案】>第1章习题解答1.3 (1)86(2)219(3)106.25(4)0.6875 (4)0.1011.4 (1)101111(2)1001000(3)100001l.111.5 (1)(117)10=(165)8=(1110101)2=(75)16(2)(3452)10=(6574)8=(110101111100)2=(d7c)16(3)(23768.6875)10=(56330.54)8=(101110011011000.1011)2 =(5cd 8.b)16 (4)(0.625)10=(0.5)8=(0.101)2=(0.a)16 1.6(1)(117)8=(1001111)2=(79)10(2)(7456)8=(111100101110)2=(3886)10(3)(23765.64)8=(10 0111 1111 0101.1101)2=(10229.8125)10(4)(0.746)8=(0.11111)2=(0.96875)10 1.7 (1)(9a)16=(10011010)2=(154)10(2) (3cf6)16=(11110011110110)2=(15606)10(3) (7ffe.6)16=(111111*********.011)2=(32766.375)10 (4)(0.c4)16=(0.110001)2=(0.765625)10 1-8(1)(125)10=(000100100101)8421bcd(2)(7342)10=(0111001101000010)8421bcd(3)(2018.49)10=(0010000000011000.01001001)8421bcd(4)(0.785)10=(0.011110000101)8421bcd1.9(1)(106)10=(1101010)2 原码=反码=补码=01101010 (2)(-98)10=(-1100010)2原码=11100010反码=10011101 补码=11100011(3)(-123)10=(-1111011)2 原码=11111011反码=10000101 补码=11111011(4)(-0.8125)10=(-0.1101)2 原码=1.1101000反码=1.0010111 补码=1.00110001.10(1)(104)10=(1101000)2 [1101000]补=01101000(-97)10=(-1100001)2 [-1100001]补=1001111101101000 + 10011111 0000011110000011 + 01001111 11010010[104-97]补=01101000+10011111=00000111, 104-97=(00000111)2=7 (2) (-125)10=(-1111101)2(79)10=(01001111)2[-1111101]补=10000011 [01001111]补=0100111101111000 [-125+79]补=10000011+01001111=11010010，- 125+79=(-0101110)2=-46 (3) (120)10=(1111000)2[01111000]补=01111000(-67)10=(-1000011)2[-1000011]补=10111101[120-67]补=10000011+01001111=00110101，-125+79=(00110101)2=53 (4) (-87)10=(-1010111)2[-1010111]补=10101001(12)10=(1100)2[1100]补=00001100[-87+12]补=10101001+00001100=10110101，-125+79=(-1001011)2=-75+ 10111101 0011010110101001+ 00001100 10110101第2章习题解答2.3 解：根据逻辑图可直接写出逻辑表达式：(a) f=ab?bc；(b)f=abbcac解：设3个输入变量分别为a、b、c，输出为f，按题意，其中有奇数个为1，则输出f＝1，因此可写出其逻辑表达式为f=abc?abc?abc?abc。

veriloghdl数字设计与综合答案

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veriloghdl数字设计与综合答案【篇一：verilog习题选答】txt>答：fpga中，由程序来转换为可烧录的二进制码。

ic设计中，主要是由design-compiler来实现。

2．能否说模块相当于电路图中的功能模块，端口相当于功能模块的 3．assign声明语句,实例元件,always块,这三类描述中哪一种直接与电路结构有关?4．由连续赋值语句（assign）赋值的变量能否是reg型的？答：赋值运算分为连续赋值和过程赋值两种。

（1）连续赋值连续赋值语句只能对线网型变量进行赋值，而不能对寄存器型变量进行赋值，基本的语法结构为：assign #(延时量) 线网型变量名 = 赋值表达式; 一个线网型变量一旦被连续赋值语句赋值后，赋值语句右端赋值表达式的值将持续对赋值变量产生连续驱动，只要右端表达式任一操作数的值发生变化，就会立即触发对赋值变量的更新操作。

（2）过程赋值过程赋值主要用于两种结构化模块（initial和always）中的赋值语句。

在过程块中只能使用过程赋值语句，不能在过程块中出现连续赋值语句，同时过程赋值语句也只能用在过程赋值模块中。

基本的语法结构为：被赋值变量赋值操作符赋值表达式，其中，赋值操作符是“=”或“=”，它分别代表了阻塞赋值和非阻塞赋值类型。

过程赋值语句只能对寄存器类型的变量进行赋值，经过赋值后，上面这些变量的值将保持不变，直到另一条赋值语句对变量重新赋值为止。

5．如果都不带时间延迟、阻塞和非阻塞赋值有何不同？说明它们的不同点？答：代码1：module test(a,b,c,d,y); //两个与逻辑，1个或逻辑input a,b,c,d;output y;reg y,tmp1,tmp2;always @(a or b or c or d)// y的值并不等于当前的tmp1，tmp2相或的值，而是等于上 begin一次运算时tmp1，tmp2相或的值。

相当于一个延迟，在第2 tmp1 = ab; 次always模块运行完后得到想要的y值tmp2 = cd;y = tmp1|tmp2;endendmodule代码2：基本与代码1一样，只是在always的敏感列表中加入了temp1，temp2module test(a,b,c,d,y);input a,b,c,d;output y;reg y,tmp1,tmp2;always @(a or b or c or d or tmp1 or tmp2)//与代码一不同，begintmp1 = ab;tmp2 = cd;y = tmp1|tmp2;endendmodule代码3：在代码2中加进参数j，来帮助判断always模块的运行次数：module test(a,b,c,d,y);input a,b,c,d;output y;reg y,tmp1,tmp2;reg [8:0]j=0;always @(a or b or c or d or tmp1 or tmp2)beginj = j + 1;#5 //这里加了一个延时，方便分析tmp1 = ab;延迟消失了。

EDA技术与VHDL(第二版)清华大学出版社--第五章部分习题答案

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LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY12 ISPORT ( CLK ,DA TAIN,RESET : IN STD_LOGIC;Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0));END MEALY12;ARCHITECTURE behav OF MEALY12 ISTYPE states IS (st0, st1, st2, st3,st4);SIGNAL STX : states ;BEGINCOMREG : PROCESS(CLK,RESET) BEGIN--决定转换状态的进程IF RESET ='1' THEN STX <= ST0;ELSIF CLK'EVENT AND CLK = '1' THEN CASE STX ISWHEN st0 => IF DA TAIN = '1' THEN STX <= st1;Q <= "10000" ;else Q<="01010" ;END IF;WHEN st1 => IF DA TAIN = '0' THEN STX <= st2;Q <= "10111" ;else Q<="10100" ; END IF;WHEN st2 => IF DA TAIN = '1' THEN STX <= st3; Q <= "10101" ;else Q<="10011" ;END IF;WHEN st3=> IF DA TAIN = '0' THEN STX <= st4; Q <= "11011" ;else Q<="01001" ;END IF;WHEN st4=> IF DA TAIN = '1' THEN STX <= st0; Q <= "11101" ;else Q<="01101" ;END IF;WHEN OTHERS => STX <= st0; Q<="00000" ;END CASE ;END IF;END PROCESS COMREG ;END behav;（例5-5，双进程时序图）（单进程时序图）要求一：表达的是moore型状态机，特点是输出仅为当前状态的函数。