下载文档原格式
实验三-quartus-ii的设计处理（3-8译码器设计）
《可编程逻辑器件的设计与仿真》
实验报告
实验项目实验三Quartus II的设计处理(3-8译码器设计)
实验目的1．设计一个3-8译码器；
2．学习用VHDL进行逻辑描述。
实验器材PC机，Quartus II
授课形式集中训练任课教师：彭铁牛实验时间：2013-03-17
实验说明本设计实现一个3-8译码器，其逻辑功能如表所示
C B A Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0
0 0 0 1 1 1 1 1 1 1 0
0 0 1 1 1 1 1 1 1 0 1
***********
0 1 1 1 1 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1 1
1 0 1 1 1 0 1 1 1 1 1
1 1 0 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1
本设计练习用VHDL语言描述仿真译码器。
要求编写3-8译码器的VHDL设计文件。
注意VHDL文件的结构和语法，并掌Quartus II 平台中文本编辑器的使用方法。
实验内容和体会
1
Ⅰ.VHDL源程序Ⅱ.仿真波形Ⅲ.元件符号Ⅳ.实验体会。
实验三3-8译码器功能测试及仿真一、实验目的1、掌握中规模集成3-8译码器的逻辑功能和使用方法。
2、进一步掌握VHDL语言的设计。
二、预习要求复习有关译码器的原理。
三、实验仪器和设备1．数字电子技术实验台1台2．数字万用表1块3．导线若干4.MUX PLUSII软件5.74LS138集成块若干四、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
译码器分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
1．变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
3－8线译码器74LS138逻辑图及引脚排列图74LS138功能表输入输出S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y1 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 ×××× 1 1 1 1 1 1 1 1× 1 ××× 1 1 1 1 1 1 1 1二进制译码器实际上也是负脉冲输出的脉冲分配器。
实验三3-8译码器的功能测试及仿真实验三3-8译码器功能测试及仿真⼀、实验⽬的1、掌握中规模集成3-8译码器的逻辑功能和使⽤⽅法。
2、进⼀步掌握VHDL语⾔的设计。
⼆、预习要求复习有关译码器的原理。
三、实验仪器和设备1．数字电⼦技术实验台1台2．数字万⽤表1块3．导线若⼲4.MUX PLUSII软件5.74LS138集成块若⼲四、实验原理译码器是⼀个多输⼊、多输出的组合逻辑电路。
它的作⽤是把给定的代码进⾏“翻译”，变成相应的状态，使输出通道中相应的⼀路有信号输出。
译码器在数字系统中有⼴泛的⽤途，不仅⽤于代码的转换、终端的数字显⽰，还⽤于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选⽤不同种类的译码器。
译码器分为通⽤译码器和显⽰译码器两⼤类。
前者⼜分为变量译码器和代码变换译码器。
1．变量译码器（⼜称⼆进制译码器）⽤以表⽰输⼊变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输⼊变量，则有2n个不同的组合状态，就有2n个输出端供其使⽤。
⽽每⼀个输出所代表的函数对应于n个输⼊变量的最⼩项。
以3线－8线译码器74LS138为例进⾏分析，下图(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输⼊端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均⽆信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁⽌，所有输出同时为1。
3－8线译码器74LS138逻辑图及引脚排列图74LS138功能表输⼊输出S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y1 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 ×××× 1 1 1 1 1 1 1 1× 1 ××× 1 1 1 1 1 1 1 1⼆进制译码器实际上也是负脉冲输出的脉冲分配器。
实验三3-8译码器仿真及实现姓名：学号：班级：日期：一、实验目的和要求本次实验使用Verilog 硬件描述语言在DE1开发平台上设计一个基本组合逻辑电路3-8 译码器，并完成功能仿真和时序仿真。
二、实验环境1、PC机，Pentium 4 2.0G以上，内存1G以上，硬盘500G以上，1024×768彩显，USB接口，网络接口，串口。
2、友晶DE1开发板和相关配件。
3、软件：Windows XP或者Windows 7操作系统，DE1配套光盘。
三、实验内容1、编写3-8的Verilog程序。
2、构建仿真波形文件，实现QuartusII的功能仿真和时序仿真。
3、下载设计到DE1，观察译码输出。
四、实验步骤1、建立Quartus 工程：1）打开Quartus II 工作环境。
2）点击菜单项File->New Project Wizard 帮助新建工程。
3）输入工程目录、工程文件名以及顶层实体名。
自己起名字，例如学号加38等。
注意：输入的顶层实体名必须与之后设计文件的顶层实体名相同，默认的顶层实体名与工程文件名相同，本类实验均采用这种命名方法以便于管理。
不要使用Quartus II的根目录作为工程目录。
4）添加设计文件。
如果用户之前已经有设计文件（比如.v 文件）。
那么直接添加相应文件，如果没有完成的设计文件，点击Next 之后添加并且编辑新的设计文件。
5）选择设计所用器件。
由于本次实验使用 Altera 公司提供的DE1 开发板，用户必须选择与之相对应的FPGA 器件型号，如下图：6）设置 EDA 工具。
设计中可能会用到的EDA 工具有综合工具、仿真工具以及时序分析工具。
本次实验中不使用这些工具，因此点击Next 直接跳过设置。
7）查看新建工程总结。
在基本设计完成后，Quartus II 会自动生成一个总结让用户核对之前的设计，确认后点击Finish 完成新建。
8）培养良好的文件布局。
Quartus II 默认把所有编译结果放在工程的根目录，为了让Quartus II 像Visual Studio 等IDE 一样把编译结果放在一个单独的目录中，需要指定编译结果输出路径。
创建一个新的工程
输入工程路径输入工程名和实体名，必须一样
点击NEXT
点击NEXT
点击NEXT
点击NEXT
点击结束
点击创建新文件图标
选择新文件类型为VHDL，然后点击OK
在编辑窗口录入源文件
顶层文件的实体名必须和工程名一致
保存源文件
点击编译图标,开始编译
在编译过程中如果有错会给出错误提示,否则
还是创建一个新文件,并选
选中波形文件
击OK
一个空的波形文件被建立
波形文件窗口
按图中所示设置所有端口信号会被列出来.
如图，将输入输出信号拖动到波形文件窗口
Tool
此处应为刚才保存的波形文件
出下面的窗口,改变仿真类型(选Timing),点击Start运行.运行结束后,关闭该窗口.。
实验二组合逻辑电路的VHDL模型实验一、实验目的1、掌握组合逻辑和时序逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
加深FPGA设计的过程，并比较原理图输入和文本输入的优劣。
3、了解通用同步计数器，异步计数器的使用方法。
4、理解积分分频器的原理。
二、硬件要求拨位开关、FPGA主芯片EP1K30QC208、LED显示模块三、实验原理译码器是输入数码和输出数码之间的对应关系，也就是说，“输入码和输出码之间的对应表”这应该算是设计译码器的必须条件。
译码器常用来做码和码之间的转换器，也常被用于地址总线或用作电路的控制线。
例如下面为常见的3×8译码器的真值表：实验中可根据需要，为3×8译码器加入使能控制脚。
一般的分频器可获得的分频频率种类分布不均匀，积分分频，能比较好的解决这个问题。
1、分频结果＝来源频率×N/（2ⁿ－1）;2、频率波形不均匀。
四、实验内容及步骤本实验内容是完成38译码器和5/8分频器的设计，然后将3×8译码器的结果在实验箱上实现，5/8分频器则能正确仿真、显示，实验步骤如下：1、编写3×8译码器的VHDL代码。
2、用MaxPlusII对其进行编译仿真。
3、在仿真确定无误后，选择芯片ACEX1K EP1K30QC208。
4、给芯片进行管脚绑定，在此进行编译。
5、根据自己绑定的管脚，在实验箱上对键盘接口、显示接口和FPGA之间进行正确连线。
6、给目标板下载代码，在开关输入键值，观看实验结果。
7、编写5/8分频器的VHDL代码。
8、用MaxPlusII对其进行编译仿真。
9、使用WaveForm进行波形仿真。
五、程序代码1. 38译码器library ieee;use ieee.std_logic_1164.all;entity a3toy8 isport (en:in std_logic;a:in std_logic_vector(2 downto 0);b:in std_logic_vector(2 downto 0);y:out std_logic_vector(7 downto 0);YM: out std_logic_vector(7 downto 0));end entity a3toy8;architecture a3y8 of a3toy8 issignal t:std_logic_vector(3 downto 0);signal v:std_logic_vector(3 downto 0);begint <= en & a(2 downto 0);process(t(3 downto 0))begincase t(3 downto 0) iswhen "1000" => Y(7 downto 0) <= "00000001";when "1001" => Y(7 downto 0) <= "00000010";when "1010" => Y(7 downto 0) <= "00000100";when "1011" => Y(7 downto 0) <= "00001000";when "1100" => Y(7 downto 0) <= "00010000";when "1101" => Y(7 downto 0) <= "00100000";when "1110" => Y(7 downto 0) <= "01000000";when "1111" => Y(7 downto 0) <= "10000000";when others => Y(7 downto 0) <= "00000000";end case;end process;v <= t;process(v(3 downto 0))begincase v(3 downto 0) isWHEN "1000" => YM(7 downto 0) <= "01100000";WHEN "1001" => YM(7 downto 0) <= "11011010";WHEN "1010" => YM(7 downto 0) <= "11110010";WHEN "1011" => YM(7 downto 0) <= "01100110";WHEN "1100" => YM(7 downto 0) <= "10110110";WHEN "1101" => YM(7 downto 0) <= "10111110";WHEN "1110" => YM(7 downto 0) <= "11100000";WHEN "1111" => YM(7 downto 0) <= "11111110";when others => YM(7 downto 0) <= "00000000";end case;end process;end architecture a3y8;本代码是通过控制拨动开关来控制led灯，并且在数码管上显示发亮的是第几盏led。
附录EDA软件QuartusII的基本操作QuartusII是一款推出的专门针对Altera公司CPLD/FPGA开发的EDA软件，可完成设计输入、设计综合、布局布线、时序分析、仿真、编程和配置等功能。
本节内容主要介绍利用QuartusII软件完成数字电路仿真，主要操作包括原理图输入、设计编译、设计仿真等操作。
数字电路设计完成以后，一般要对其进行功能仿真，以判断所设计的数字电路是否满足相应的逻辑功能。
以下以图3.5-1所示的3线—8线译码器为例，说明利用QuartusII软件对数字电路仿真方法。
图3.5-1 3线-8线译码器原理图1．建立工作文件夹和设计项目QuartusII软件对任何一个设计都视作一项工程（Project），在设计输入之前，必须为工程文件建立一个文件夹，此文件夹将被QuartusII软件默认为工作库（Work Libray）。
需要注意的是，文件夹不能用中文字符命名，也不要有空格，只能用英文字母和数字命名，长度最好控制在8个字符之内。
针对3线-8线译码器的设计，可在E盘建立一个文件夹，取名为decoder，路径为E：\szdl\decoder。
选择File→New Project Wizard→Next，打开出现如图1所示的新建项目对话框。
2 附录QuartusII操作图1 创建工程FMTER图2 选择目标芯片图中最上面一栏指示工作目录，第二栏为项目名称，可以为任何名字，但推荐顶层设计名作为项目名，第三栏为顶层设计的实体名。
译码器的顶层原理图文件名取为decoder，设置完成后，单击“Next”按钮。
出现一个将设计文件加入工程的对话框，由于还没有设计文件加入，直接单击“Next”按钮，出现如图2所示的选择目标芯片对话框。
由于QuartusII 的操作不涉及具体的可编程器件，因此可直接单击“Next”，出现如图3所示的用于选择仿真器和综合器类型的对话框。
由于本设计采用Quartuss II自带的仿真器和综合器，不需要选择，直接单击“Next”按钮，出现如图4所示的对话框，列出了此项工程的相关设置情况，最后单击“Finish”按钮结束该工程的设置。
《电子设计自动化》实验报告实验一实验名称：３－８译码器的设计专业及班级：姓名：学号：一、实验目的：1.掌握组合逻辑电路的设计方法。
2.掌握 VHDL 语言的基本构造及设计的输入方法。
3.掌握 VHDL 语言的基本描绘语句的使用方法。
二、实验步骤（附源代码及仿真结果图）：1.成立工程， Quartus II -- project wizard （注意工程目录中不可以出现中文字符，不可以成立在桌面上）；弹出窗口如图 2-3 所示。
图 2-3 New Project Wizard 窗口2.点击next，在出现的对话框中输入以下项目信息：a.项目路径，如： D:\EDA experiment\decoder38; b.项目名称，如： decoder38。
如图 2-4 所示：图 2-4 项目路径和项目名称对话框3.点击 2 次 next 后，出现如图 2-5 所示的对话框：a.Device family 中选择 Cyclone IV E;b.Available devices 中选择 EP4CE115F29C7.图 2-5器件选择窗口4.点击next后，出现EDA工具设置对话框。
在Simulation一行中， Tool Name 选择ModelSim-Altera ， Fomat(s)选择 VHDL ，如图 2-6 所示。
图 2-6 EDA 工具设置对话框5.点击 next，出现如图 2-7 所示的对话框：图 2-7 新建项目汇总对话框6. 点击 Finish 后，出现如图2-8 所示的界面：图 2-8 decoder38 项目界面7.点击 File->New->VHDL File ，如图 2-9 所示。
点击 ok 封闭对话框。
图 2-9 新建 VHDL 文件窗口8.在文本编写框内键入以下程序：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY decoder38 ISPORT(A, B,C,G1,G2A,G2B: IN STD_LOGIC;Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END decoder38;ARCHITECTURE Behavior OF decoder38 ISSIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGINindata <= C&B&A;PROCESS (indata, G1, G2A,G2B)BEGINIF (G1='1' AND G2A='0' AND G2B='0') THENCASE indata ISWHEN "000"=>Y<="11111110";WHEN "001"=>Y<="11111101";WHEN "010"=>Y<="11111011";WHEN "011"=>Y<="11110111";WHEN "100"=>Y<="11101111";WHEN "101"=>Y<="11011111";WHEN "110"=>Y<="10111111";WHEN "111"=>Y<="01111111";WHEN OTHERS =>Y<="XXXXXXXX";END CASE;ELSEY<="11111111";END IF;END PROCESS;END Behavior;9. 将文件保留为decoder38.vhd 后，开始编译，点击Processing->Start Compilation ，编译成功后，出现如图2-10 所示界面：图 2-10 编译成功界面10.再次新建一个 vhdl 文件，键入以下的 modelsim 测试程序：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY decoder38_tb ISEND decoder38_tb;ARCHITECTURE Behavior OF decoder38_tb ISCOMPONENT decoder38PORT (A,B,C,G1,G2A,G2B: IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END COMPONENT;SIGNAL A: STD_LOGIC:='0';SIGNAL B : STD_LOGIC:='0';SIGNAL C: STD_LOGIC:='0';SIGNAL G1: STD_LOGIC:='1';SIGNAL G2A: STD_LOGIC:='0';SIGNAL G2B: STD_LOGIC:='0';SIGNAL Y: STD_LOGIC_VECTOR(7 DOWNTO 0);CONSTANT CLK_PERIOD: TIME:=10ns;BEGINA<=not A after CLK_PERIOD;B<=not B after 20ns;C<=not C after 40ns;U1: decoder38 port map(A=>A,B=>B,C=>C,G1=>G1,G2A=>G2A,G2B=>G2B,Y=>Y);END behavior;11.将文件保留为 decoder38_tb.vhd ，编译经过。
Q U A R T U S I I仿真流程示
例
Document number：BGCG-0857-BTDO-0089-2022
QUARTUSII72 时序仿真流程（以encoder
为例）
1.点击File->new,见如下图：
依如下图选择：
点击OK，出现如下图：
在name下的空白页双击，出现如下图：
点击Node Finder...按钮，出现如下图：
将如上图的Filter设为Pins：all，点击list按钮，出现如下图：
点击》按钮，见如下图：
点击OK，见下图：
在小窗口中点击OK,见如下图：
点击I，出现如下图：
设置信号输入，点击I[7],右边信号输入部分变蓝，见图下图：
选择如图所示的Overwrite Clock 图标
出现如下图：
设置Time period 后点击OK，见如下图：
用同样的方法设置I[6],I[5],I[4],I[3],I[2],I[1],I[0]的输入值，并设置Enable的值为1（H），见如下图：
保存文件为(与vhd文件名一致)
点击Assignment 下的Setting…见如下图：
再点击SimulatorSettings，见如下图：
将Simulation mode 设为Timimg，Simulation input设为,见如下图：
点击OK，再点击Processing 下的Start Simulation，出现最终的仿真图像，见如下图：。
验 3-8 译码 验一、实验目的Quartus II 设计工具支持多种设计输入模型，本次实验使用 Verilog 硬件描述语言在 DE0 开发平台上设计一个基本组合逻辑电路——3-8 译码器。
通过这个实验，读者可以了解使用 Quartus 工具设计硬件的基本流程。
二、实验任务（1）设计一个译码器电路，实现3-8 译码器的逻辑功能。
即，译码器根据输入信号SW[0],SW[1],SW[2]译码输出。
输 入 输 出SW[0] SW[1] SW[2] Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 0 1 0 0 0 0 0 0 01 0 0 0 1 0 0 0 0 0 00 1 0 0 0 1 0 0 0 0 01 1 0 0 0 0 1 0 0 00 0 1 0 0 0 0 1 0 0 01 0 1 0 0 0 0 0 1 0 00 1 1 0 0 0 0 0 0 1 01 1 1 0 0 0 0 0 0 0 1 注：SW[0],SW[1],SW[2]，0代表低电平，1代表高电平；Y0-Y7,0代表熄灭，1代表亮。
（2）编写测试激励程序模块，用仿真器检测模块设计的正确与否，给出仿真波形。
（3）进行系统编程，并验证设计结果。
（4）写出实验总结报告。
三、实验步骤3.1 建立 Quartus 工程1. 打开 Quartus II 工作环境，如图 2-1 所示。
图 1-1 Quartus II 工作环境界面2. 点击菜单项 File->New Project Wizard 帮助新建工程。
参看图 1-2。
图 1-2 选择 New Project Wizard打开 Wizard 之后，界面如图1-3 所示。
点击 Next，图 1-3 New Project Wizard 界面3. 输入工程工作路径、工程文件名以及顶层实体名。
注意：这里输入的顶层实体名必须与之后设计文件的顶层实体名相同，默认的顶层实 体名与工程文件名相同，本次实验采用这种命名方法。
用户也可以根据需要输入不同的顶 层实体名。
输入结束后，如图 2-4 所示。
点击 Next。
图 1-4 输入设计工程信息4. 添加设计文件。
界面如图1-5 所示。
如果用户之前已经有设计文件（比如.v 文件）。
那么再次添加相应文件，如果没有完成的设计文件，点击 Next 之后添加并且编辑设计文件。
图 1-5 添加设计文件5. 选择设计所用器件。
由于本次实验使用 Altera 公司提供的 DE0 开发板，用户必须选择与 DE0 开发板相对应的 FPGA 器件型号。
在 Family 菜单中选择 Cyclone II，Package 选 FBGA，Pin Count 选 484，Speed grade 选 6，确认 Available devices 中选中 EP3C16F484C6，如图1-6 所示。
图 1-6 选择相应器件6. 设置 EDA 工具。
设计中可能会用到的 EDA 工具有综合工具、仿真工具以及时序 分析工具。
本次实验中不使用这些工具，因此点击 Next 直接跳过设置，如图1-7 所示。
图 1-7 设置 EDA 工具7. 查看新建工程总结。
在基本设计完成后，Quartus II 会自动生成一个总结让用户核 对之前的设计，类似如下图，确认后点击 Finish 完成新建。
图 1-8 新建工程总结在完成新建后，Quartus II 界面中 Project Navigator 的 Hierarchy 标签栏中会出现用户正在设计的工程名以及所选用的器件型号，如图 1-9 所示。
图 1-9 观察正在设计的工程8. 培养良好的文件布局。
Quartus II 默认把所有编译结果放在工程根目录，为了让 Quartus II 像 Visual Studio 等 IDE 一样把编译结果放在一个单独的目录中，需要指定编译结 果输出路径。
点击菜单项 Assignments->Device，选中 Compilation Process Settings 选项卡，勾上右边 的 Save Project output files in specified directory，输入路径(一般为 debug 或者 release)，如图 1-10 所示。
图 1-10 指定单独的编译结果文件目录3.2 使用 Verilog HDL 完成硬件设计9. 添加所需设计文件。
本次实验通过 Verilog HDL 来描述所设计的硬件，因此要添 加 Verilog 设计文件到工程文件中去。
点击菜单项 File->New、点击图标或者使用快捷键 Ctrl+N 新建一个设计文件，选择 Verilog HDL File，如图 2-11 所示，点击 OK。
图 1-11 选择设计文件类型10. 输入硬件描述。
在 Quartus II 环境提供的文本编辑器中输入用户设计的硬件描述 语言，在本次实验设计的是一个 3-8 译码器，输入代码如图 1-12 所示。
图 1-12 输入设计代码11. 保存设计。
点击菜单项 File->Save、点击图标或者使用快捷键 Ctrl+S 保存设计，如图 1-13 所示。
给设计文件命名 Q_DECODE_38，与 3-8 译码器的模块名相同，点击保存。
图 1-13 保存设计文件12. 分析与综合。
点击菜单项 Processing->start->Start Analysis & Synthesis、点击图标或者使用快捷键 Ctrl+K 执行分析与综合。
参看图 1-14。
图 1-14 执行 start Analysis & Synthesis（开始分析与综合） 注意：Start Analysis & Synthesis(分析与综合) = Start Analysis & Elaboration(分析与 解析)+ Mapping(映射)。
如果仅仅需要检查语法，那么执行 Analysis & Elaboration 即可，但是这一步生成的数 据库并不对应 FPGA 器件的物理结构，生成的网表中结点的名称也不与 FPGA 器件的 Cell 名称对应。
而且这一操 作没有快捷 键支持，更 多的情况下 直接执行 Start Analysis & Synthesis。
Start Analysis & Synthesis 后，生成的数据库已经对应了 FPGA 器件的物理结构， “映 射”后的数据库包含了 FPGA 底层 Cell 的位置信息和 Cell 本身的时序信息。
实验一 3-8 译码器实验分析与综合完成后，状态窗口如图 1-15 所示。
图 1-15 执行 start Analysis & Synthesis 后13. 全编译文 件 。
点击菜 单 项 Processing->start com p ilati on 、点击图标 或使 用 CTRL+L 执行全编译，如图 1-16。
图 1-16 执行 start comp ilation编译结果如图 2-17 所示。
图 1-17 全编译结果显示注意：进行这次全编译仅仅是为了利用 Assignments->Pins 来手工分配引脚，分配完 成后需要再次全编译。
如使用 qsf 文件分配引脚则只需全编译一次即可。
3.3 电路仿真14. 功能仿真。
它是为了检查设计是否在理论上达到预期功能，该仿真不考虑器件实 际物理特性。
首先创建仿真输入波形文件。
仿真时需要对顶层实体的输入管脚提供激励信 号，在 Quartus 软件中可以通过波形文件方便的输入。
点击菜单项 File->New->Vector Waveform File，如图 1-18 所示。
实验一 3-8 译码器实验图 1-18 创建波形文件15. 添加信号结点。
在空波形文件中点击右键，如图 1-19 进行选择（或者直接双击）。
图 1-19 添加结点右键菜单单击 Insert Node or Bus 后，出现如图 1-20 所示对话框。
图 1-20 添加结点对话框选择 Node Finder 按钮可以从结点列表中选择我们需要的，而避免一个一个输入结点实验一 3-8 译码器实验的麻烦。
图 1-21 Node Finder 对话框Fitter 选择 Pin:all，点击 List 按钮。
出现如图 1-22 所示的结点列表。
图 1-22 结点列表选择所需的结点，点≥按钮，将结点加入右侧 Select Nodes 栏中。
完成后如图1-23 所示。
点击 OK 按钮确认。
实验一 3-8 译码器实验图1-23 添加结点到右侧 点击 OK 后返回添加结点对话框。
如图 1-24 所示。
图 1-24 添加结点后的对话框 点击 OK 确定，波形文件将如图 1-25 所示。
图 1-25 波形文件16. 将 data_in【0】设为方波。
右击data_in【0】信号，选择 value->clock..，如图1-26所示。
图 1-26将data_in【0】 改为方波在弹出的 clock 设定对话框中把周期调整为 10ns，如图 1-27。
Duty cycle 的意思是占空 比，即是指高电平在一个周期之内所占的时间比率。
图 1-27 时钟的周期设置17. 将 data_in【1】和data_in【2】按相同的步骤设为方波，周期分别改为20ns，40ns。
完成后波形如图 1-28 所示。
输出波形可不管。
图 1-28 波形文件18. 保存波形文件Q_DECODE_38.vwf，如图1-29，这里的命名随意。
图 1-29 保存波形文件19. 波形文件生成后，直接点击仿真按钮会提示错误，见图1-30，这是因为没有先产 生功能仿真网表。
图 1-30 未生成网表错误20. 要生成功能仿真网表，首先设置仿真模式。
点击菜单项 Assignment->Settings，选 中 Simulator Settings 选项卡，出现图 1-31 所示对话框。
在 Simulation mode 中选择 Functional， Simulation input 选择刚才建立的波形文件，完成后点击 OK。
图 3-31 仿真模式设置对话框点击菜单项 Processing->Generate Functional Simulation Netlist，产生功能仿真所需的网表，参看图 1-32。
完成后结果显示如图1-33。
图3-32 生成功能仿真网表的操作菜单项图 1-33 功能仿真网表产生结果显示图21. 点击菜单项 Processing->Start Simulation 或工具按钮启动功能仿真。
