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目录一参考资料························（ 2 ）二工作原理························（ 7 ）三引脚图························（ 8 ）四电路图························（ 9 ）一参考资料（一）74LS4874LS48的管脚排列如图(c)所示。
其真值表如表3所示。
该器件输入信号为BCD码，输出端为a、b、c、d、e、f、g共7线，另有3条控制线LE、RBI、BI/RBO。
LE端为测试端。
在BI端接高电平的条件下，当LE=0时，无论输入端A、B、C、D为何值，a～g输出全为高电平，使7段显示器件显示“8”字型，此功能用于测试器件。
RBI端为灭零输入端。
在LE=1，BI =1条件下，当输入A、B、C、D=0000时，输出a～g全为低电平，可使共阴LED显示器熄灭。
74LS160 芯片同步十进制计数器（直接清零）·用于快速计数的内部超前进位·用于n 位级联的进位输出·同步可编程序·有置数控制线·二极管箝位输入·直接清零·同步计数本电路是由4 个主从触发器和用作除2计数器及计数周期长度为除5的3位2进制计数器所用的附加选通所组成。
有选通的零复位和置9输入。
为了利用本计数器的最大计数长度（十进制），可将B输入同QA 输出连接，输入计数脉冲可加到输入A上，此时输出就如相应的功能表上所要求的那样。
LS90可以获得对称的十分频计数，办法是将QD 输出接到A输入端，并把输入计数脉冲加到B输入端，在QA输出端处产生对称的十分频方波。
74160引脚图交流波形图：图1 时钟到输出延迟计数图2 主复位输出延迟，主复位时钟频率，脉冲宽度脉冲宽度，和主复位恢复时间状态图VHDL十进制计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity count10 isport (clk:in std_logic;f:buffer integer range 0 to 15;cout:out std_logic);end;architecture aa of count10 isbeginprocess(clk)beginif falling_edge(clk) thenif f=9 thenf<=0;cout<='1';elsef<=f+1;end if;elsenull;end if;end process;end;十进制计数器VHDLlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--**************实体*****************entity shijinzhi isport(clk: in std_logic;reset: in std_logic;s : out std_logic_vector(5 downto 0);out1: out std_logic_vector(7 downto 0));end shijinzhi;--*****************结构体***********************architecture one of shijinzhi issignal clk_500 : std_logic;--扫描时钟signal clk_1 : std_logic;--1s时钟begin--*************500Hz分频程序********************process(clk)variable cnt1 : integer range 0 to 200;variable cnt2 : integer range 0 to 250;beginif clk'event and clk='1' thenif cnt1=200 thencnt1:=0;if cnt2=250 thencnt2:=0;clk_500<=not clk_500;elsecnt2:=cnt2+1;end if;elsecnt1:=cnt1+1;end if;end if;end process;--***********1Hz分频程序和扫描信号产生********************process(clk_500)variable cnt3 : integer range 0 to 250;beginif clk_500'event and clk_500='1' thenif cnt3=250 thencnt3:=0;clk_1<=not clk_1;elsecnt3:=cnt3+1;end if;end if;end process;--****************************************process(clk_1,reset)variable count1:integer range 0 to 9;beginif reset='0' then count1:=0;elsif clk_1'event and clk_1='1' thenif count1=9 thencount1:=0;elsecount1:=count1+1;end if;end if;if clk_500='1' thencase count1 isWHEN 0 =>s<="111110";out1<="10111111";WHEN 1 =>s<="111110";out1<="10000110";WHEN 2 =>s<="111110";out1<="11011011";WHEN 3 =>s<="111110";out1<="11001111";WHEN 4 =>s<="111110";out1<="11100110";WHEN 5 =>s<="111110";out1<="11101101";WHEN 6 =>s<="111110";out1<="11111101";WHEN 7 =>s<="111110";out1<="10000111";WHEN 8 =>s<="111110";out1<="11111111"; WHEN 9 =>s<="111110";out1<="11101111";when others=>out1<="00000000";end case;end if;end process;end one;。
74ls160十进制计数器原理
74LS160十进制计数器原理74LS160是一种常用的十进制计数器，它能够实现0至9的循环计数。
它的原理基于二进制计数和锁存器的结合。
该计数器由四个D触发器组成，每个触发器都能存储一个二进制位。
在计数过程中，每当一个触发器的输出从低电平变为高电平时，它会向高位触发器传递一个脉冲信号。
这样，当最低位的触发器计数到9时，它会向高位触发器传递一个脉冲信号，使得高位触发器加1，而最低位触发器归零。
为了实现循环计数，74LS160还包含一个复位功能。
当外部信号复位输入为低电平时，所有触发器的输出都会被清零，计数器重新从0开始计数。
除了计数功能，74LS160还具有一个使能输入。
当使能输入为低电平时，计数器将会被禁用，不再进行计数。
这个功能可以用于控制计数器的启动和停止。
总结起来，74LS160十进制计数器通过二进制计数和锁存器的结合，实现了0至9的循环计数。
它具有复位和使能功能，可以灵活控制计数器的启动和停止。
这使得它在很多应用中都有广泛的使用，如时钟、计时器、频率分析等。
实
验
报
告
实验项目：74LS160置数
班级：电子111
指导老师：林梅
学生：刘欣琦
学号：
时间：2012年11月1日
74LS160组成进制计数器
●实验内容：
●掌握集成计数器的功能测试及应用。
●用异步清零端设计6进制计数器。
●用同步置0设计7进制计数器。
●仿真实验：
74LS160引脚图
逻辑图
74LS160 七进制计数器
74LS160 十进制计数器
74LS160 2-7计数器
异步74LS160 七进制计数器
异步74LS160 3-6进制计数器
两个74LS160 一百进制计数器
●实验总结：
●任意进制计数器的构成方法，只能用已有的芯片通过外电路的不同连接改变。
●若没法使之跳过（n-m）个状态，就可以得到m进制计数器了。
●其中方法有置零法（复位法）和置数法（置位法）。
●实验体会：
●感觉这些仿真实验挺容易的，比较喜欢。
●还是要好好了解芯片的功能。
●本次实验报告还是没有太完善，不太会。
实验九74LS160计数器
一、实验目的：
1. 了解计数器的基本原理。
2. 掌握集成计数器芯片74LS160工作原理及应用。
二、实验原理：
1、74LS160 为可预置的十进制同步计数器，其管脚图如图所示：
RCO 进位输出端
ENP 计数控制端
QA-QD 输出端
ENT 计数控制端
CLK 时钟输入端
CLR 异步清零端（低电平有效）
LOAD 同步并行置入端（低电平有效）
2、74LS160功能表：
三、实验内容：
1、利用同步十进制计数器74LS160接成同步七进制计数器。
设计思路：
列出七进制计数器的真值表：
计数顺序
电路状态等效
十进制
进位
输出
C Q3Q2Q1Q0
0000000
1000110
2001020
3001130
4010040
5010150
6011061
由真值表的逻辑函数式：
Y’= (Q’0Q1Q2Q’3)’
化简得：
Y= (Q1Q2)’
于是得设计电路：
2、试用同步十进制计数器74LS160接成16进制计数器。
设计思路：
74LS160是10进制计数器，要做成16进制计数器，先要做一个比16大的计时器。
这里用两片74LS160接成一个100进制计数器，再通过置0法实现16进制计数。
设计电路：
四、实验分析：
1、通过本实验，让我进一步了解74LS160计数器的基本原理。
基本掌握集成计数器芯片74LS160工作原理及应用。
2、设计电路时，注意思路清晰，结果简单易懂。
课题设计74LS160计数器功能模块一、课题目的
１．学会用VHDL语言设计时序电路。
２．用VHDL语言设计74LS160计数器功能模块。
二、课题原理
计数器是最常用的寄存器逻辑电路，从微处理器的地址发生器到频率计都需要用到计数器。
一般计数器可以分为两类：加法计数器和减法计数器。
加法计数器每来一个脉冲计数值加1；减法计数器每来一个脉冲计数值减1。
下面将通过模仿中规模集成电路74LS160的功能，用VHDL语言设计一个十进制可预置计数器。
74LS160共有一个时钟输入端CLK，一个清除输入端CLR，两个计数允许信号P和T，4个可预置数据输入端D3-D0，一个置位允许端LD，4个计数输出端Q3-Q0，一个进位输出端TC，其工作模式见下表所示。
74LS160功能表
注：D=Q3&!Q2&!Q1&!Q0
三、课题内容
1．分析上述程序的流程，搞清其逻辑功能。
2．用VHDL语言设计一个具有74LS160功能的电路。
3．通过仿真和下载验证设计电路的正确性。
四、课题报告要求
1.写出74LS160的VHDL语言源文件。
2.写出74LS160的仿真文件。
写出设计心得体会。
实验九74LS160计数器
一、实验目的：
1. 了解计数器的基本原理。
2. 掌握集成计数器芯片74LS160工作原理及应用。
二、实验原理：
1、74LS160 为可预置的十进制同步计数器，其管脚图如图所示：RCO 进位输出端
ENP 计数控制端
QA-QD 输出端
ENT 计数控制端
CLK 时钟输入端
CLR 异步清零端（低电平有效）
LOAD 同步并行置入端（低电平有效）
2、74LS160功能表：
三、实验内容：
1、利用同步十进制计数器74LS160接成同步七进制计数器。
设计思路：
列出七进制计数器的真值表：
设计该电路要求在6时进位，即在输出为6时给输入端置0。
由真值表的逻辑函数式：
Y’= (Q’0Q1Q2Q’3)’
化简得：
Y= (Q1Q2)’
于是得设计电路：
2、试用同步十进制计数器74LS160接成16进制计数器。
设计思路：
74LS160是10进制计数器，要做成16进制计数器，先要做一个比16大的计时器。
这里用两片74LS160接成一个100进制计数器，再通过置0法实现16进制计数。
设计电路：
四、实验分析：
1、通过本实验，让我进一步了解74LS160计数器的基本原理。
基本掌握集成计数器芯片74LS160工作原理及应用。
2、设计电路时，注意思路清晰，结果简单易懂。
