EDA实验流水灯控制

案例6带数码显示的流水灯6.1 预习内容（1）流水灯的实现方式：单片机，那么采用FPGA技术能否实现呢？（2）实验开发系统只能提供20MHZ的时钟频率，能否用此时钟来控制流水灯？肉眼能否观察到实验现象？怎么解决？6.2 案例目的熟悉在实际硬件条件下如何利用QuartusⅡ设计出简单的实用电路。

6.3 案例环境LED流水灯又叫跑马灯，是最基础的时序逻辑，使用VHDL语言设计，循环点亮每个LED。

6.4 案例原理本实验使用分频器，因为实验板上的时钟为25M，如果不分频，人眼不可能观察到LED循环点亮。

图1 流水灯原理框图6.5 案例步骤（1）首先用代码设计能满足肉眼分辨要求的分频器。

（2）设计显示部分电路，当流水灯跑完一周后数码管计数字加一。

（3）把设计的电路部分都创建为一个符号，在顶层原理图中调用以组成电路系统。

（4）完成电路的引脚锁定，分别将各输入引脚锁定到按键或者跳线上，时钟输入端锁定在开发试验系统的时钟输出引脚上，将计数的输出通过译码电路（CPLD）连接到7段数码管上进行显示。

6.6 案例报告（1）详细叙述流水灯的设计流程；给出原理图及其对应的仿真波形图；给出电路的时序分析情况；最后给出硬件测试流程和结果。

（2）需要思考总结的问题：实际实验中往往要用到频率很低的时钟（比如1Hz，10Hz），这时往往要用到20M的分频，考虑如何用比较简练的形式写出高效的程序。

6.7 附录6.7.1 设计代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNTFEN ISPORT (CLK,RST,EN:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR( 30 DOWNTO 0);COUT: OUT STD_LOGIC);END CNTFEN;ARCHITECTURE behav OF CNTFEN ISBEGINPROCESS(CLK,RST,EN)VARIABLE CQI: STD_LOGIC_VECTOR(30 DOWNTO 0);BEGINIF RST='1'THEN CQI:=(OTHERS =>'0');--计数器异步复位ELSIF CLK'EVENT AND CLK='1'THEN --检测时钟上升沿IF EN='1'THEN --检测是否允许计数（同步使能） IF CQI<9999999 THEN CQI := CQI + 1;--允许计数,ELSE CQI:=(OTHERS =>'0');--检测是否小于9 大于9，计数值清零END IF;END IF;END IF;IF CQI=9999999 THEN COUT <='1';--计数大于9999999，输出进位信号ELSE COUT<='0';END IF;CQ <= CQI;--将计数值向端口输出END PROCESS;END behav;分频器VHDL描述图2 顶层电路图6.7.2 仿真结果。

eda流水灯课程设计一、课程目标知识目标：1. 理解EDA（电子设计自动化）的基本概念，掌握流水灯的设计原理；2. 学习并掌握流水灯电路的组成、工作原理及编程方法；3. 了解数字电路基础知识，如逻辑门、触发器等，并能将其应用于流水灯设计。

技能目标：1. 学会使用EDA软件（如Multisim、Protel等）进行电路设计和仿真；2. 学会编写简单的C语言程序，实现流水灯的控制；3. 培养动手实践能力，能够独立完成流水灯的制作与调试。

情感态度价值观目标：1. 培养学生对电子设计的兴趣和热情，激发创新意识；2. 培养学生的团队合作精神，学会在团队中沟通与协作；3. 培养学生严谨的科学态度，注重实践，敢于面对困难和挑战。

课程性质：本课程属于电子技术实践课程，结合理论知识，强调动手实践，培养学生的实际操作能力。

学生特点：本课程面向初中或高中学生，学生对电子技术有一定的基础，具备一定的逻辑思维能力和动手能力。

教学要求：注重理论与实践相结合，充分调动学生的积极性，引导学生在实践中掌握知识，提高技能，培养情感态度价值观。

教学过程中，将目标分解为具体的学习成果，以便进行有效的教学设计和评估。

二、教学内容1. 电子设计自动化（EDA）基本概念介绍：包括EDA的定义、发展历程、应用领域等；相关教材章节：第一章 电子设计自动化概述2. 流水灯设计原理：讲解流水灯的工作原理、电路组成、编程方法；相关教材章节：第二章 常见数字电路设计实例3. 数字电路基础知识：回顾逻辑门、触发器等基础知识，并应用于流水灯设计；相关教材章节：第三章 数字电路基础知识4. EDA软件使用：学习Multisim、Protel等软件的基本操作，进行电路设计和仿真；相关教材章节：第四章 EDA软件及其应用5. 流水灯编程：学习编写简单的C语言程序，实现流水灯的控制；相关教材章节：第五章 C语言在数字电路设计中的应用6. 流水灯制作与调试：动手实践，分组进行流水灯的制作、编程与调试；相关教材章节：第六章 数字电路实践教学进度安排：1. 第1周：电子设计自动化基本概念介绍；2. 第2周：流水灯设计原理及电路组成；3. 第3周：数字电路基础知识回顾；4. 第4周：EDA软件使用；5. 第5周：流水灯编程；6. 第6周：流水灯制作与调试。

EDA课程设计流水灯设计目录一、摘要··3二、流水灯设计目的··4三、流水灯设计流程··4四、流水灯设计程序··5五、流水灯设计管脚分配··7六、功能仿真图··8七、原理图波形图··9八、设计注意事项··10九、课程设计总结··11十、参考文献··12十一、评分表··13一、摘要随着EDA技术发展和应用领域的扩大与深入，EDA技术在电子信息、通讯、自动控制及计算机应用等领域的重要性突出。

随着技术市场与人才市场对EDA 的需求不断提高，产品的市场需求和技术市场的要求也必然会反映到教学领域和科研领域中来。

因此学好EDA技术对我们有很大的益处。

EDA是指以计算机为工具，在EDA软件平台上，根据设计社描述的源文件（原理图文件、硬件描述语言文件或波形图文件），自动完成系统的设计，包括编译、仿真、优化、综合、适配（或布局布线）以及下载。

流水灯是一串按一定的规律像流水一样连续闪亮，流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。

流水灯控制可用多种方法实现，但对现代可编程控制器而言，基于EDA技术的流水灯设计也是很普遍的。

课程设计主要的目的是通过某一电路的综合设计，了解一般电路综合设计过程、设计要求、应完成的工作内容和具体的设计方法、通过设计也有助于复习、巩固以往的学习内容、达到灵活应用的目的。

在设计完成后，还要将设计的电路进行安装、调试以加强学生的动手能力。

在此过程中培养从事设计工作的整体观念。

课程设计应强调以能力培养为主，在独立完成设计及制作任务同时注意多方面能力的培养与提高，主要包括以下方面：·独立工作能力和创造力。

·综合运用专业及基础知识，解决实际工程技术问题的能力。

1. 实验目的1.通过此实验让用户进一步了解、熟悉和掌握CPLD/FPGA开发软件的使用方法及VHDL的编程方法，熟悉以Herilong HDL文件为顶层模块的设计。

2.学习和体会分支条件语句casc的使用方法及FPGA I/O口的输出控制。

2. 实验内容SmartSOPC实验箱上有8个按键KEY1~KEY8和8个发光二极管LED1~LED8。

在SmartSOPC实验箱上KEY1~KEY8通过跳线JP6的LED1~LED8分别于芯片的121~124、143、141、158、和156引脚相连。

本实验的内容是要求在SmartSOPC实验箱上完成对8个键盘KEY1~KEY8进行监控，一旦有键输入判断其键值，并点亮相应的发光二极管，如若KEY3按下，则点亮LED1~LED3发光管并且在放开时也能保持亮的状态。

3. 实验原理FPGA的所有I/O控制块允许每个I/O引脚单独置为输入口，不过这种配置是系统自动完成的，一旦该I/O口被设置为输入口使用时，该I/O控制模块将直接使三态缓冲区的控制端接地，使得该I/O引脚对外呈高阻态，这样改I/O引脚即可用作专用输入引脚。

只要正确分配并锁定引脚后，一旦在KEY1~KEY8中有键输入，在检测到键盘输入的情况下，继续判断其键盘值并作出相应的处理。

最后拿出跳线短接帽跳接到JP6的LED1~LED7、KEY1~KEY8使LED1~LED8和KEY1~KEY8和芯片对应的引脚相连。

拿出Altera ByteBlasterⅡ下载电缆，并将此电缆的两端分别接到PC机的打印机并口和QuickSOPC核芯板上的JTAG下载口上，打开电源，执行下载命令，把程序下载到FPGA器件中，按下KEY1~KEY8的任意键，观察LED1~LED8的状态。

4. 实验步骤1．启动QuartusⅡ建立一个空白工程，然后命名为keyboard 。

2．源程序文件命名为keyboard ，并选择器件为Altera公司Cyclone系列的EPIC12Q240C8芯片，如图1—1图1—13．新建Veriog HDL源程序文件，输入程序代码并保存。

EDA实验设计报告姓名：张炫学号：2011128085班级：11电工设计内容：设计8位流水灯的4种循环模式，并用quartusII进行编译和仿真，用LED灯实现需求。

控制系统方案：四种循环模式（1）灯从右到左依次都闪亮（2）灯从右向左逐次闪亮（3）灯从右向左逐次闪亮(4) 从右向左每间隔一个闪亮设计方案：通过复位端reset 与按键端right，left，shan，yici控制，当复位reset为 1 时led 灯最左端点亮，再通过else-if语句控制试验程序：module light(clk,reset,right,left,shan,yici,led);input clk,reset,right,left,shan,yici;output[7:0] led;reg[7:0] led;always @ (posedge clk)beginif(reset)beginled<=8’b00000001;endelsebeginif(yici)beginled<=((led<<1)+8’b00000001);if(led==8’b11111111)led<=8’b00000001;endif(right)beginled<=led>>1;if(led==8’b00000001)led<=8’b10000000;endif(left)beginled<=led<<1;if(led==8’b10000000)led<=8’b00000001;endif(shan)beginif(led==8’b01010101)led<=8’b10101010;elseled<=8’b01010101;endendendendmodule实验总结：经过本次课程设计使我进一步巩固了从课堂上学到的知识，虽然在实验过程中多次出错，但通过不断的检查和调试终于成功的实现了8位流水灯的控制。

万年历的设计一、实验目标1. 巩固对基本的开发流程的掌握2. 复习对QUARTUS II软件的使用3. 复习NIOS II软件的使用4．在训练掌握相关软件使用的基础上，完成课题的设计二、设计要求用Nios II DE2开发楹的LCD（或8个七段数码管）显示电子钏的日期和时间。

LCD 分两行显示，第1行显示年、月和日（例如显示：20080101）；第2行显示时、分和秒（例如显示：00152545）。

用输入按钮BUTTON[0]来控制LCD行修改，同时让Nios II DE2开发板上的绿色发光二极管LDG3的亮与灭来表示这个选择。

当BUTTON[0]按下一次后，LDG3亮，可以修改年、月和日的数字；再按一次BUTTON[0]后，LDG3灭，可以修改时、分和秒的数字。

另外和输入按钮BUTTON[3]来控制日期和时间的修改，当处于日期修改方式时，每按动一次BUTTON[3]按钮，依次更换“年”、“月”和“日”的修改。

当处于时间修改方式时，每按动一次BUTTON[3]按钮，依次更换“时”、“分”和“秒”的修改。

修改对象被选中后，按动BUTTON[2]输入按钮可以增加显示的数字；按动BUTTON[1]输入按钮可以减少显示的数字。

三、实验原理与步骤⑴在QUARTUS II 中建立工程⑵用SOPC BUILDER建立NIOS系统模块⑶在QUARTUS II 中的图形编辑界面中进行管脚连接、锁定工作⑷编译工程后下载到FPGA中⑸在NIOS II IDE中根据硬件建立软件工程⑹编译后，经过简单设置下载到FPGA中进行调试、验证下面根据以上的步骤进行进行一次全程开发：第一步：硬件部分设计1. 在自己的文件目录下建立一个hello_led文件夹，注意目录中不能有空格或中文；2. 打开QUARTUS II,点击FILE菜单下的New Project Wizard…会弹出如图2-1所示的对话框：图2-1 建立工程3. 然后输入工程存放目录，或点击工程路径右面的按钮设置工程存放目录，在第二栏中输入工程名称，我们这里输入为led；之后点击Finish，对话框消失，此时已经建立好了LED工程文件；4. 点击Assignment菜单中的Device，选择芯片为Cyclone II系列的EP2C35F672C6，如下图2-2所示：图2-2 选择器件5. 确认后。

EDA大作业流水灯设计基于Quartus II的花样流水灯的设计流水灯是一串按一定的规律像流水一样连续闪亮，流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。

流水灯控制可用多种方法实现，但对现代可编程控制器而言，基于EDA技术的流水灯设计也是很普遍的。

1.设计目的a.学习使用EDA集成设计软件Quartus II，电路描述，综合，模拟过程b.了解基于EDA应用系统的设计方法c. 掌握使用EDA工具设计流水灯的设计思路和设计方法d.熟练使用Quartus II对实验程序进行改错，调试以及演示现象2. 设计说明流水灯设计是由八只LED显示灯来实现的，通过程序代码来控制这八只灯的亮灭，从而实现花型的变化（快慢，顺序）。

3．程序设计3.1library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY first ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END first;ARCHITECTURE arch OF first ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000";CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001";CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010";CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011";CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100";CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101"; CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1;WHEN state1 =>state <= state2;WHEN state2 =>state <= state3;WHEN state3 =>state <= state4;WHEN state4 =>state <= state5;WHEN state5 =>state <= state6;WHEN state6 =>state <= state7;WHEN state7 =>state <= state0; WHEN OTHERS =>NULL;END CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;3.2library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY second ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END second;ARCHITECTURE arch OF second ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000"; CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001"; CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010"; CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011"; CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100"; CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101"; CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1; WHEN state1 =>state <= state2; WHEN state2 =>state <= state3; WHEN state3 =>state <= state4; WHEN state4 =>state <= state5; WHEN state5 =>state <= state6; WHEN state6 =>state <= state7; WHEN state7 =>state <= state0; WHEN OTHERS =>NULL;END CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;3.3library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY third ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END third;ARCHITECTURE arch OF third ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000"; CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001"; CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010"; CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011"; CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100"; CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101"; CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1; WHEN state1 =>state <= state2; WHEN state2 =>state <= state3; WHEN state3 =>state <= state4; WHEN state4 =>state <= state5; WHEN state5 =>state <= state6; WHEN state6 =>state <= state7; WHEN state7 =>state <= state0; WHEN OTHERS =>NULLEND CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;3.4library ieee;use ieee.std_logic_1164.all;entity sanba isport(a,b,c:in std_logic;y7,y6,y5,y4,y3,y2,y1,y0:out std_logic); end entity sanba;architecture behav of sanba issignal abc: std_logic_vector(2 downto 0);beginabc <= a & b & c ;process(a,b,c)begincase abc iswhen "000" =>y0<='0';y1<='1';y2<='1';y3<='1';y4<='1';y5<='1';y6<='1';y7<='1';when "001" =>y0<='1';y1<='0';y2<='1';y3<='1';y4<='1';y5<='1';y6<='1';y7<='1';when "010" =>y0<='1';y1<='1';y2<='0';y3<='1';y4<='1';y5<='1';y6<='1';y7<='1';when "011" =>y0<='1';y1<='1';y2<='1';y3<='0';y4<='1';y5<='1';y6<='1';y7<='1';when "100" =>y0<='1';y1<='1';y2<='1';y3<='1';y4<='0';y5<='1';y6<='1';y7<='1';when "101" =>y0<='1';y1<='1';y2<='1';y3<='1';y4<='1';y5<='0';y6<='1';y7<='1';when "110" =>y0<='1';y1<='1';y2<='1';y3<='1';y4<='1';y5<='1';y6<='0';y7<='1';when "111" =>y0<='1';y1<='1';y2<='1';y3<='1';y4<='1';y5<='1';y6<='1';y7<='0'; when others =>end case;end process;end architecture behav;3.5 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY first ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END first;ARCHITECTURE arch OF first ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000"; CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001"; CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010"; CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011"; CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100"; CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101"; CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1;WHEN state1 =>state <= state2;WHEN state2 =>state <= state3;WHEN state3 =>state <= state4; WHEN state4 =>state <= state5; WHEN state5 =>state <= state6; WHEN state6 =>state <= state7; WHEN state7 =>state <= state0; WHEN OTHERS =>NULL;END CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;3.6 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY first ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END first;ARCHITECTURE arch OF first ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000"; CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001"; CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010"; CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011"; CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100"; CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101";CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1;WHEN state1 =>state <= state2;WHEN state2 =>state <= state3;WHEN state3 =>state <= state4;WHEN state4 =>state <= state5;WHEN state5 =>state <= state6;WHEN state6 =>state <= state7;WHEN state7 =>state <= state0; WHEN OTHERS =>NULL;END CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;3.7 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY first ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END first;ARCHITECTURE arch OF first ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000"; CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001"; CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010"; CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011"; CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100"; CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101"; CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1; WHEN state1 =>state <= state2; WHEN state2 =>state <= state3; WHEN state3 =>state <= state4; WHEN state4 =>state <= state5; WHEN state5 =>state <= state6; WHEN state6 =>state <= state7; WHEN state7 =>state <= state0; WHEN OTHERS =>NULL;END CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;3.8 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY first ISPORT (clk : IN std_logic;rst : IN std_logic;c : OUT std_logic_vector(7 DOWNTO 0));END first;ARCHITECTURE arch OF first ISCONSTANT state0 : std_logic_vector(2 DOWNTO 0) := "000"; CONSTANT state1 : std_logic_vector(2 DOWNTO 0) := "001"; CONSTANT state2 : std_logic_vector(2 DOWNTO 0) := "010"; CONSTANT state3 : std_logic_vector(2 DOWNTO 0) := "011"; CONSTANT state4 : std_logic_vector(2 DOWNTO 0) := "100"; CONSTANT state5 : std_logic_vector(2 DOWNTO 0) := "101"; CONSTANT state6 : std_logic_vector(2 DOWNTO 0) := "110"; CONSTANT state7 : std_logic_vector(2 DOWNTO 0) := "111"; SIGNAL state : std_logic_vector(2 DOWNTO 0);SIGNAL cnt : std_logic_vector(2 DOWNTO 0);BEGINPROCESS(clk,rst)BEGINIF (NOT rst = '1') THENstate <= state0;cnt <= "000";ELSIF(clk'EVENT AND clk='1')THENcnt <= cnt + "001";IF (cnt = "111") THENCASE state ISWHEN state0 =>state <= state1;WHEN state1 =>state <= state2;WHEN state2 =>state <= state3; WHEN state3 =>state <= state4; WHEN state4 =>state <= state5; WHEN state5 =>state <= state6; WHEN state6 =>state <= state7; WHEN state7 =>state <= state0; WHEN OTHERS =>NULL;END CASE;END IF;END IF;END PROCESS;PROCESS(state)BEGINCASE state ISWHEN state0 =>c <= "";WHEN state1 =>c <= "";WHEN state2 =>c <= "";WHEN state3 =>c <= "";WHEN state4 =>c <= "";WHEN state5 =>c <= "";WHEN state6 =>c <= "";WHEN state7 =>c <= "";WHEN OTHERS =>NULL;END CASE;END PROCESS;END arch;4．流水灯原理图图1 顶层原理图5．仿真波形图图（2）顶层仿真波形图6．心得体会通过本次课程设计，我基本对EDA有了入门的了解和认识，在课堂之外进一步加深了对EDA课程各知识点的学习和以及quartusII软件开发平台的操作。

EDA实验设计报告流水灯一、实验背景流水灯是一种光电组合组件，它大多由两个简单元件组成，一个是led发光二极管，另一个是电位器，可以改变二极管的亮度。

本实验以FATI0A0话题，使用IMO89C52单片机实现流水灯，探究LED的工作原理和单片机的控制原理。

二、实验目的1、通过练习，掌握FATI0A0开发工具的使用,熟悉FATI0A0的基础开发流程；2、掌握基于PORTA的控制方法，通过调节端口的输出电压，控制LED的亮度和闪烁；3、掌握基于定时器的控制方法，使LED实现流水灯效果；4、掌握电路结构和作用原理，用多种方式实现流水灯效果，利用延时函数编程，启用定时器0、定时器1和定时中断，掌握定时器的设置方法等。

三、实验环境本次流水灯实验由FATI0A0开发平台准备了硬件环境：实验台、IMO89C52单片机、晶振、电源、LED等组成。

四、实验步骤（一）编写程序1.首先利用CY8IDE软件设计并编写流水灯程序，开启定时器，通过定时中断实现LED 的闪烁；2.然后了解定时器1的设置方法，编写流水灯程序，将定时器1设置为内部计数，并设定中断周期；3.最后将定时器1设置为高中断优先级，以确保流水灯的互斥性。

（二）烧写1.连接实验台的FATI0A0和串口，Push连接拨码开关，检查元件布局是否正确；2.将编写的程序烧写到FATI0A0，同时将电源和晶振接到FATI0A0的连接器上；3.然后将烧写好的源代码下载到FATI0A0可编译环境，并在FATI0A0上启动，程序就会运行起来。

（三）验证1.将拉线连接到LED上，先检查LED是否能正常亮灭；2.将程序烧写到FATI0A0后，打开LED，检查流水灯效果，看是否按照要求显示；3.如果实验结果满足要求，实验就成功。

五、结论本次实验熟悉了FATI0A0开发环境的使用，掌握了PORTA的控制方法，熟悉了基于定时器的控制方法，使LED实现流水灯效果，用多种方式实现流水灯效果，利用延时函数编程，启动定时器0、定时器1和定时中断，掌握定时器的设置方法等，有助于更好、更全面地掌握IMO89C52单片机和流水灯的相关知识。

准备工作注意事项：先听老师进行讲解，然后才可以进行后面的操作。

①先进行软件破解。

破解方法可参考附件《QuartusII的奇幻漂流_v1.0》的第11-13页。

其中“licence.dat”文件在“C:\altera91\91”下，将“licence.dat”文件用记事本打开，将本电脑的网卡Mac地址去替换“HOSTID”后面的那一段，保存。

然后在quartus II菜单栏“tools”-“license setup”里把修改后的license.dat 挂上，即完成破解。

详细方法请听现场老师讲解。

（在破解之前先不要把USB-blaster数据线接到电脑上）②在插拔JTAG数据线的时候，必须保证实验箱的电源是关闭的。

如果通电时进行插拔JTAG数据线，极易损坏JTAG口。

如果不按要求操作造成设备损坏的，学生本人照价赔偿。

③驱动程序的安装。

将USB-blaster数据线接到电脑上，电脑会提示安装驱动，具体的安装方法可参考附件《QuartusII的奇幻漂流_v1.0》的第14-18页，也可听老师现场讲解。

④驱动安装好后，在保证实验箱电源是关闭的情况下，将USB-blaster数据线的JTAG接口连接到实验箱上的JTAG接口上。

连接无误后，再打开实验箱电源。

至此，准备工作就绪。

实验一流水灯与跑马灯一、实验目的1、通过一个简单的流水灯和跑马灯实验，掌握时序电路的设计方法；2、初步了解QUARTUS II 的使用全过程；3、熟悉实验箱的使用流程。

二、实验原理本实验实现的是让实验箱上的4个LED灯实现流水灯和跑马灯功能。

流水灯，就是让LED灯像流水一样地点亮。

如果把流水做慢动作播放，可以想象到其实就是移动，即：水块不断地向同一方向移动，而原来的水块保持不动，就形成了流水。

同样，如果使得最左边的灯先亮，然后，通过移位，在其右侧的灯，由左向右依次点亮，而已经亮的灯又不灭，便形成了向右的流水灯。

而当4个灯都点亮时，需要一个操作使得所有的灯恢复为初始状态，即灯都不亮。