七人表决器实验

3.3实验三七人表决器设计3.3.1实验目的1、掌握用QuartusII软件设计基本数字系统流程及注意事项。

2、进一步熟练掌握程序的编译、仿真、生成模块及芯片引脚号码锁定方法。

3、掌握分层设计的方法和注意事项4、在实验报告中，总结数字系统设计步骤及注意事项。

3.3.2实验内容基于QuartusII软件及VHDL语言实现七人表决器。

当参与表决的7人中有4个或4个以上赞同时，表决器输出“1”表示通过，否则输出“0”表示不通过，并显示赞成和反对的人数。

用7个开关作为表决器的7个输入变量，数码管显示人数，LED灯显示是否通过。

本实验4学时。

3.3.3实验仪器ZY11EDA13BE型实验箱。

3.3.4实验原理分析实验要求，七人表决器系统主要由两个模块构成：投票计数模块和数码管显示模块。

一、建立项目（1）新建文件夹。

路径及文件名中不可出现汉字。

（2）新建项目。

一个数字系统可以由多个模块构成，使所有模块连接在一起的总文件叫做顶层文件，只有顶层文件名可以且必须与项目名相同。

项目取名为bjq7。

（3）选择芯片二、建立文件首先，建立各个VHDL功能模块。

1.投票计数模块。

（1）新建VHDL文件编辑VHDL程序。

投票计数模块输入为七个电平开关input，输出为同意的人数agree，反对的人数disagree，是否通过指示灯y，程序清单如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity BJQ isport(input:in std_logic_vector(6downto0);七个输入开关agree:out std_logic_vector(3downto0);同意的人数disagree:out std_logic_vector(3downto0);不同意的人数y:out std_logic);是否通过标志end;architecture one of BJQ isbeginprocess(input)variable cnt:integer range0to7;variable cnt0:integer range0to7;begincnt:=0;for i in6downto0loopif input(i)='1'thencnt:=cnt+1;end if;end loop;cnt0:=7-cnt;if cnt>3then y<='0';else y<='1';end if;case cnt iswhen0=>agree<="0000";when1=>agree<="0001";when2=>agree<="0010";when3=>agree<="0011";when4=>agree<="0100";when5=>agree<="0101";when6=>agree<="0110";when7=>agree<="0111";when others=>agree<="0000";end case;case cnt0iswhen0=>disagree<="0000";when1=>disagree<="0001";when2=>disagree<="0010";when3=>disagree<="0011";when4=>disagree<="0100";when5=>disagree<="0101";when6=>disagree<="0110";when7=>disagree<="0111";when others=>disagree<="0000";end case;end process;end;程序输入完成后进行保存，名字与实体名一致BJQ。

七人表决器设计一.设计要求1. 能够完成七人表决的功能，并且直观的显示结果：决议通过显示字母P，否则显示字母E；2.能够选择显示表决双方的人数，有控制开关与显示指示灯，并且能够实时的显示反对与赞成的人数；3.能够选择是否记名，并有指示灯显示。

当选择记名时，与表决参与者相对应的指示灯亮起；4.不设置弃权的状况，超过三人同意则表示决议通过。

二.设计思路1.使用Altera的Cyclone II器件，FPGA型号为EP2C35F672C6N；开发平台为Quartus II 8.02.使用6个拨动开关用以进行表决，开关闭合时表示同意，断开时表示不同意；3.使用6个LED用以显示表决的个人结果，用以显示记名时的情况。

LED亮起表示表决人同意，否则表示不同意；4.使用一个七段数码管用以显示表决结果，通过显示P，否则显示E；另外使用两个数码管用以分别显示同意与不同意的人数；5.使用两个拨动开关控制是否记名，是否显示表决的人数结果；6.其他电路按需要搭建。

三.硬件系统组成框图注释：set：选择是否记名set1：选择是否显示投票人数及比例xin[0:6]:表决输入，分别是七个拨动开关sel：输出指示是否记名投票sel1：输出指示是否显示投票人数及比例xout[0:6]:译码用数码管输出表决是否通过xout0[0:6]:译码用数码管输出同意的人数（set1=1）xout1[0:6]:译码用数码管输出不同意同意的人数（set1=1）xout2[0:6]:译码用七个LED输出记名结果设计HDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity biao isport (set, set1: in std_logic ; ----控制按键xin: in std_logic_vector ( 6 downto 0 ); ----按键输入表决sel,sel2: out std_logic; -------控制指示灯xout,xout0,xout1,xout2 : out std_logic_vector ( 6 downto 0 )); ----xout显示结果，xout0显示否决的人数，xout1赞成的人数，xout2 LED输出end entity ;architecture bev of biao isbeginprocess ( xin ,set,set1)variable j: integer :=0;beginj:=0;for i in 0 to 6 loop ------统计同意的个数if xin(i)='1' thenj:=j+1;end if;end loop;if (set='1') then -------是否记名投票sel<='1';xout2<=xin; -------记名投票elsesel<='0';xout2<="0000000";end if;if j>3 then ------判决是否表决通过并输出结果xout<="0001100"; ----数码管显示Pelse xout<="0000110"; -----数码管显示Eend if;if set1='1' then ------是否显示表决比例sel2<='1'; ------显示指示灯亮并且译码输出同意与不同意的数目case j is ------显示赞成的人数when 0 =>xout1<="1000000";when 1 =>xout1<="1111001";when 2 =>xout1<="0100100";when 3 =>xout1<="0110000";when 4 =>xout1<="0011001";when 5 =>xout1<="0010010";when 6 =>xout1<="0000010";when 7 =>xout1<="1111000";when others =>xout1<="XXXXXXX";end case;case j is ------显示不赞成的人数when 7 =>xout0<="1000000";when 6 =>xout0<="1111001";when 5 =>xout0<="0100100";when 4 =>xout0<="0110000";when 3 =>xout0<="0011001";when 2 =>xout0<="0010010";when 1 =>xout0<="0000010";when 0 =>xout0<="1111000";when others =>xout0<="XXXXXXX";end case;else ------不显示表决比例sel2<='0';xout0<="1111111"; ----不显示数字xout1<="1111111";end if;end process;end architecture bev;四.DE2平台仿真1.在Quartus中打开已经建好的工程文件；2.按要求选择设备并且分配管脚，重新编译，连接实验板的电源线与下载线，下载程序文件3.分别拨动开关sw0到sw6，看是否能够满足基本要求；在分别拨动sw16，sw17，看是否能够按要求显示表决人数结果与对应的LED灯是否正常亮与灭。

EDA 课程设计报告书课题名称 七人表决器设计姓 名 学 号 院、系、部 电气系 专 业 电子信息工程指导教师2013年12月3日※※※※※※※※※ ※※ ※※ ※※ ※※※※※※※※※2011级EDA课程设计七人表决器设计一、设计目的1.熟悉Quartus II软件的使用。

2.熟悉EDA开发的基本流程。

二、设计要求所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。

七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4人时，则认为同意；反之，当否决的票数大于或者等于4人时，则认为不同意。

实验中用7个拨挡开关来表示七个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。

表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。

三、流程图设计四、程序设计（程序代码）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY asdfgh ISPORT(clk:IN STD_LOGIC;am:IN STD_LOGIC_VECTOR(6 DOWNTO 0);y:OUT STD_LOGIC;y1:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END ENTITY asdfgh;ARCHITECTURE one OF asdfgh ISSIGNAL q:STD_LOGIC;SIGNAL q1:STD_LOGIC_VECTOR(6 DOWNTO 0);BEGINPROCESS(am)VARIABLE shu:INTEGER;BEGINshu:=0;IF clk'EVENT AND clk='1' THENIF am(0)='1' THEN shu:=shu+1;END IF;IF am(1)='1' THEN shu:=shu+1;END IF;IF am(2)='1' THEN shu:=shu+1;END IF;IF am(3)='1' THEN shu:=shu+1;END IF;IF am(4)='1' THEN shu:=shu+1;END IF;IF am(5)='1' THEN shu:=shu+1;END IF;IF am(6)='1' THEN shu:=shu+1;END IF;CASE shu ISWHEN 0 => q<='0';q1<="0111111";WHEN 1 => q<='0';q1<="0000110";WHEN 2 => q<='0';q1<="1011011";WHEN 3 => q<='0';q1<="1001111";WHEN 4 => q<='1';q1<="1100110";WHEN 5 => q<='1';q1<="1101101";WHEN 6 => q<='1';q1<="1111101";WHEN 7 => q<='1';q1<="0000111";WHEN OTHERS => q<='Z';q1<="ZZZZZZZ";END CASE;y<=q;y1<=q1;END IF;END PROCESS;END ARCHITECTURE one;五、仿真图及结果图（结果说明）当a[6]-a[0]依次输入为1101001时，则数码管y1[6]-y1[0]为1100110,即数码管显示为4，LED灯即为高电平，即为亮。

EDA实验指导书（EL-SOPC4000实验箱）指导老师：姚晓通电工电子实验中心七人表决器一、实验目的1．了解表决器的原理。

2．熟悉QuartusII软件建立工程，图形输入法进行设计。

3．熟悉整个开发的流程，初步使用EL-SOPC4000实验箱。

二、实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。

七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4人时，则认为同意；反之，当否决的票数大于或者等于4人时，则认为不同意。

实验中用7个拨挡开关来表示七个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。

表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。

根据电路状态转换表→设计数值输出→运用门电路设计电路图→仿真运行→实现七人多数表决器的设计。

电路状态转换图：根据电路状态转换图设计电路，用一个半加器实现设计一个全加器，运用4个全加器实现七人表决器的设计。

(2)半加器电路设计：图 1 半加器的原理图(3)全加器电路设计：图 2 全加器的原理图(4)七人表决器电路设计：图3 七人表决器的原理图三、实验内容(1)根据设计要求，绘制出电路状态转换图，实现七人四票制表决。

(2)根据电路状态转换图，用门电路设计出七人表决器。

(3)运用半加器，全加器，实现表决器的设计。

(4)逻辑设计要求：用七个开关作为表决器的七个输入变量，逻辑“1”时表示“赞同”，逻辑“0”时表示“不赞同”，用发光二极管作为输出指令，输出逻辑“1”表示“通过”；输出逻辑“0”时表示“不通过”。

当表决器的七个输入变量中的4个以上(包含4个)为“1”时，则表决器输出为“1”；否则为“0”。

通过状态用LED1表示，未通过用LED2表示。

四、实验步骤1．首先打开QuartusII软件，新建工程voter7。

七人表决器实验报告七人表决器实验报告引言：在日常生活中，我们经常会遇到需要做决策的情况。

而在集体决策中，如何快速、公正地达成共识成为了一个重要的问题。

为了解决这一问题，我们进行了七人表决器的实验。

本实验旨在探索七人表决器在集体决策中的效果和影响因素。

实验设计：我们邀请了七位志愿者参与实验，每个人都具有不同的背景和观点。

在实验开始前，我们向每位参与者提供了相同的决策问题，并要求他们独立思考并给出自己的答案。

然后，我们将七人表决器放置在桌面上，并告知参与者如何使用。

在每次决策中，参与者需要将自己的决策结果输入到表决器中，然后等待其他人完成决策。

当所有参与者完成决策后，表决器会自动计算出最终的决策结果。

实验结果：通过观察实验过程和分析实验数据，我们得出了以下结论：1. 影响决策结果的因素：参与者的个人观点、决策顺序以及决策权重等因素都可能影响最终的决策结果。

在实验中，我们发现当个人观点相差较大时，决策结果往往会偏向于多数人的意见。

而当个人观点相似或相同时，决策结果则更容易达成一致。

2. 决策效率的提升：相比于传统的集体讨论和投票方式，七人表决器在决策效率上具有明显的优势。

参与者只需输入自己的决策结果，无需进行冗长的讨论和辩论过程，从而节省了时间和精力。

3. 决策公正性的保障：七人表决器在一定程度上保障了决策的公正性。

由于每个参与者的决策权重相等，没有任何一方能够主导决策结果。

这种平等的决策机制能够避免个别参与者的意见被忽视或压制，从而提高了决策的公正性。

讨论：尽管七人表决器在决策效率和公正性方面具有优势，但仍存在一些潜在的问题和限制。

首先，由于每个参与者只能输入一个决策结果，可能无法充分体现个体的多样性和复杂性。

其次，决策结果可能受到决策顺序的影响，先行决策者的意见可能会对后续决策者产生影响。

此外，表决器本身的设计和算法也可能存在一定的偏差，需要进一步优化和改进。

结论：通过本次实验，我们初步探索了七人表决器在集体决策中的应用。

实验三七人表决器的设计一、实验目的1、初步了解VHDL语言。

2、学会用行为描述方式来设计电路。

二、实验原理用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”。

输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。

当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。

七人表决器设计方案很多，比如用多个全加器采用组合电路实现。

用VHDL语言设计七人表决器时，也有多种选择。

我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。

采用行为描述时，可用一变量来表示选举通过的总人数。

当选举人大于或等于4时为通过，绿灯亮；反之不通过时，黄灯亮。

描述时，只须检查每一个输入的状态（通过为“1”，不通过为“0”），并将这些状态值相加，判断状态值和即可选择输出。

三、实验内容1、用VHDL语言设计上述电路。

2、下载并验证结果。

四、设计提示1、初次接触VHDL语言应注意语言程序的基本结构，数据类型及运算操作符。

2、了解变量和信号的区别。

3、了解进程内部顺序执行语句及进程外部并行执行语句的区别。

五、实验报告要求1、写出七人表决器的VHDL语言设计源程序。

2、书写实验报告时要结构合理，层次分明，在分析叙述时注意语言的流畅。

设计思路：本设计采用多个全加器实现组合电路，用七个开关作为表决器的七个输入变量，逻辑“1”时表示“赞同”，逻辑“0”时表示“不赞同”，用发光二极管作为输出指令，输出逻辑“1”表示“通过”；输出逻辑“0”时表示“不通过”。

当表决器的七个输入变量中的4个以上(包含4个)为“1”时，则表决器输出为“1”，绿灯亮；否则为“0”绿灯不亮。

源程序及电路图绘制：1.二输入或门1)VHDL源代码LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY or2_1 ISPORT(A,B : IN STD_LOGIC;C : OUT STD_LOGIC);END ENTITY or2_1;ARCHITECTURE art1 OF or2_1 ISBEGINC<= A OR B;END ARCHITECTURE art1;2.半加器1)VHDL源代码LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY h_adder ISPORT(A,B : IN STD_LOGIC;SO,CO : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE art2 OF h_adder ISBEGINSO<=NOT( A XOR (NOT B));CO<=A AND B;END ARCHITECTURE art2;2)原理图3.全加器1)VHDL源代码LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY f_adder ISPORT(AIN,BIN,CIN : IN STD_LOGIC;SUM,COUT : OUT STD_LOGIC);END ENTITY f_adder;ARCHITECTURE art3 OF f_adder ISCOMPONENT h_adder ISPORT(A, B : IN STD_LOGIC;SO,CO : OUT STD_LOGIC);END COMPONENT h_adder;COMPONENT or2_1 ISPORT(A, B : IN STD_LOGIC;C : OUT STD_LOGIC);END COMPONENT or2_1;SIGNAL S1,S2,S3:STD_LOGIC;BEGINU1:h_adder PORT MAP(A=>AIN,B=>BIN,CO=>S1,SO=>S2);U2:h_adder PORT MAP(A=>S2,B=>CIN,CO=>S3,SO=>SUM);U3:or2_1 PORT MAP(A=>S1,B=>S3,C=>COUT);END ARCHITECTURE art3;2)原理图4.七人表决器1)VHDL源代码LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY 7 ISPORT(A1,A2,A3,A4,A5,A6,A7 : IN STD_LOGIC;GREEN : OUT STD_LOGIC);END ENTITY 7;ARCHITECTURE art4 OF 7 ISCOMPONENT f_adder ISPORT(AIN, BIN, CIN : IN STD_LOGIC;SUM, COUT : OUT STD_LOGIC);END COMPONENT f_adder;SIGNAL S1,S2,S3,S4,S5 :STD_LOGIC;BEGINU1:f_adder PORT MAP(AIN=>A1,BIN=>A2,CIN=>A3,SUM=>S1,COUT=>S2);U2:f_adder PORT MAP(AIN=>A4,BIN=>A5,CIN=>A6,SUM=>S3,COUT=>S4);U3:f_adder PORT MAP(AIN=>S1,BIN=>S3,CIN=>A7,COUT=>S5);U4:f_adder PORT MAP(AIN=>S2,BIN=>S4,CIN=>S5,COUT=>GREEN);END ARCHITECTURE art4;2)原理图仿真与实验：1.仿真波形2.引脚锁定：实验小结及心得体会：按以上方案及过程，通过muxplus2用VHDL语言进行编程并仿真，然后下载程序到试验箱。

实验报告及心得体会实验名称：七人表决器实验目的：通过Max+plus2软件实现七人表决功能，熟练掌握用Max+plus2实现七人表决器的操作步骤实验步骤：1.打开Max+plus2软件2.打开file-open，在open对话框的Text Editor files选择后缀为*.vhd文件格式3.选择files为VOTE7.vhd的文件，单击ok，出现源程序文本4.单击file-project-set project to…，单击Assign-Device选择驱动，在弹出的Device窗口下选择Device为EPF1OK1OLC84-4，单击ok5．单击Assign-pin/location/chip…进行引脚锁定。

例如，输入从men0到men6，对应的input pin为28-30、35-38，在Node name中输入pass，对应输出pin为V ote7，output pin为23，在Node name中输入stop chip name为vote7，output pin为65，单击ok6.单击菜单下的compiler选项，在出现的窗口下单击start完成综合，单击确定，关闭窗口7.单击菜单下的programmer选项，若未出现Hardware setup窗口，则打开options菜单下的Hardware setup选项，在弹出的窗口下，选择Hardware type为Byteblaster（MV）选项，单击ok，然后再单击configure，完成进程8.使用仪器通过仪器观察，在K1-K8的八个输出发光二极管中（程序中选择七个）开始时都不亮。

在L1-L11，这十一个发光二极管中有L6开始时亮，L11不亮，依次按下K1-K8中的四个发光二极管的按钮使其发光，则L6熄灭，L11发光，说明实现了七人表决器实验结果：输出发光二极管K1-K8中有4个灯亮时，L6熄灭，L11发光，说明7人中只要有四人同意时，表决成功心得体会通过老师的实验演示，我基本明白了Max+plus2软件的使用方法。

郑州航空工业管理学院EDA技术及应用课程设计说明书 12 届电子信息工程专业 1213082 班级题目7人表决电路设计学号121308239姓名赵维炜指导教师王春彦程铮张臻二О一四年六月二十四日一、7人表决电路设计原理此实验是用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”。

输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。

当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。

七人表决器设计方案很多，比如用多个全加器采用组合电路实现。

用verilog语言设计七人表决器时，也有多种选择。

我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。

采用行为描述时，可用一变量来表示选举通过的总人数。

当选举人大于或等于4时为通过，绿灯亮；反之不通过时，黄灯亮。

描述时，只须检查每一个输入的状态（通过为“1”，不通过为“0”），并将这些状态值相加，判断状态值和即可选择输出。

二、7人表决电路设计的硬件(1)晶振为12 MHz（2）采用CPLD 器件，为MAX7000AE的EPM7064AELC44—10 （3）采用数码管显示1、电路图芯片图：CPLD的工作大部分是在电脑上完成的。

打开集成开发软件→画原理图、写硬件描述语言（VHDL，Verilog）→编译→给出逻辑电路的输入激励信号，进行仿真，查看逻辑输出结果是否正确→进行管脚输入、输出锁定（7064的44个输入、输出管脚可根据需要设定）→生成代码→通过下载电缆将代码传送并存储在CPLD芯片中。

7128这块芯片各管脚已引出，将数码管、抢答开关、指示灯、蜂鸣器通过导线分别接到芯片板上，通电测试，数码管：R26-r33 r12-r19 是限流电阻，位码由于电流过大，采用了三极管驱动，数码管为共阴极，当有信号1时，对应数码管才能操作。

七人表决器徐浩杰通信09-1 2220091708一、实验目的：1.掌握用VHDL硬件描述语言做电路综合设计方法。

2.熟悉掌握程序的编译、仿真、生成模块及芯片引脚号码锁定方法并下载到目标芯片。

二、实验仪器：ZY11EDA13BE型实验箱三、实验内容及要求：1.设计一个数字时钟，要求能为24h制，要求能显示时、分、秒，并可手动调整时和分。

四：实验程序：七人表决器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity svm isport (input:in std_logic_vector(6 downto 0);ledz :out std_logic_vector(3 downto 0);ledf :out std_logic_vector(3 downto 0);co :out std_logic);end svm;architecture a of svm isbeginprocess(input)variable cont:integer range 0 to 7;begin cont:=0;for i in 6 downto 0 loopif input(i)='1'thencont:=cont+1;end if;end loop;if cont>3 thenco<='1';elseco<='0';end if;case cont iswhen 0=>ledz<="0000";when 1=>ledz<="0001";when 2=>ledz<="0010";when 3=>ledz<="0011";when 4=>ledz<="0100";when 5=>ledz<="0101";when 6=>ledz<="0110";when 7=>ledz<="0111";when others=>ledz<="1111";end case;end process;end a;显示管译码器==================================================== library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity bcdcoder isport (bcd :in std_logic_vector(3 downto 0);segout :out std_logic_vector(0 to 6));end bcdcoder;architecture a of bcdcoder isbeginprocess (bcd)begincase bcd iswhen"0000"=>segout<="1111110";when"0001"=>segout<="0110000";when"0010"=>segout<="1101101";when"0011"=>segout<="1111001";when"0100"=>segout<="0110011";when"0101"=>segout<="1011011";when"0110"=>segout<="1011111";when"0111"=>segout<="1110000";when"1000"=>segout<="1111111";when"1001"=>segout<="1111011";when others=>segout<="0000000";end case;end process;end a;五、实验总结通过本次实验，我们更加了解了VHDL语言，掌握了VHDL硬件描述语言做电路综合设计方法。