cadence allegro 16.6入门学习参考步骤

Allegro 16.6 功能操作在Allegro中增加零件及修改连线关系1. Setup - User Preferences Editor – Logic –logic _edit_enabled的Value勾选2. 增加零件：Logic - Part Logic 在Part Modification Area 填入相关信息（也可以在Part Selection Area中找到类似的元器件）单击Add再OK3. 修改连接关系：单击元器件焊盘，在右边的Options中选择网络。

或者增加新的网络（Create）编辑网络名（Rename）删除网络名（Remove）如何在Allegro中即时显示dynamic length(动态走线长度)对话框Setup - User Preferences Editor – Route – Connect – allegro_etch_length_on勾选。

在Allegro中如何将尖角走线改成圆弧走线1. 可以直接画圆弧：右边的Options选项中的Line lock选择Arc并勾选最下面的Replace etch（替换原有走线）2. 使用slide命令（移动走线）：右边的Options选项中 Vertex Action中Move改成Arc Corner，去拉动走线在Allegro中如何把DRC标记显示为实心Setup - User Preferences Editor – Display – Visual – display_drcfill勾选在Allegro中怎么增加和删除泪滴（teardrop）1. 增加泪滴（teardrop）:Route – Gloss – parameters... – Fillet and tapered trace勾选，注意勾选前在Fillet and tapered trace 点击跳出编辑框选择你所需要的对象2. Edit – Delete 右边的Options栏中选择Cline ，在Find栏中Find by name中选择Property ，点击More ,点选Fillet= ,/Apply/OK即可注意：无论加泪滴还是删掉泪滴，一定要先打开所有的走线层，否则，没打开的走线层就不会有执行如何在Allegro中设置自动存盘系统自动存盘需要用户自己设置，具体方法如下：Setup - User Preferences Editor – File_management – AutosaveAutosave_dbcheck:设置存盘时是否需要数据检查，如果此项设为存盘时需要数据检查则会使存盘时间加长 Autosace_time:自动存盘时间设置。

1 原理图笔记 (1)2 PCB笔记 (6)1 :原理图画完处理：1:检查连接性（眼睛看）2 重新编号，tool--->anotate3 DRC检查, tool---->Design rules check4 tools--->create netlist--->allegro(破解的不完全，有时候需要自己创建一个allgero文件夹。

2：PCB完成后处理事项：1 看连接线是否都铺完，tools->quick reqorts->unconnected pinsshape dynamic stateshape no netshape islandsDRC2 tools-->database check3 display-->state(保证全为绿色)4丝印层显示准备(把需要生成丝印的东西提取到丝印层):(显示stack-up（选pin/via/drc）/geometry(选outline/assemble_top/bottom/pin_number)/manufacturing(选autosilk_top/bottom))先把所有电气层关掉，stach-up-->所有etch关掉略去：5 生成丝印层---->manufacture-->silkscreen-->layer（选both）/elements(选both)/classes and subclasses(把那些东西提取出来放到丝印层，改package geometry和reference designator为silk 其余为none-->执行silkscreen6:提取之后，调整丝印信息，例如器件编号位置。

7 添加文字说明：add-->text-->manufacturing-->autosilk_top-->点击要添加文字的位置，输入文字就可以了8 设置钻孔文件数据参数——>manufacture-->nc-->nc parameters-->点击closed就自动把参数文件放置到设置好的目录下。

高速PCB设计软件allegro16.6版本约束管理界面讲解cadence约束管理器在PCB设计规则设置中是必不可少的，它也称为DRC检查规则，用来确定电路板的走线规则是否符合PCB设计要求。

本节主要是给大家介绍约束管理器的5个界面。

首先，可以通过菜单Setup/constraints/Constraint Manager…或者点击图标g进入约束管理器。

电气规则设置界面Electrical：电气规则设置选项，在Electrical Constraint Set中设置不同的电气规则，在Net 下将前面的规则赋予需要的网络物理规则设置界面Physical：物理规则设置选项，在Physical Constraint Set中设置不同的物理规则，在net 下将前面的规则赋予需要的网络；其中Region 是区域规则，主要针对BGA、引脚间距小、出线密度高的器件，需绘制一个区域框并赋予区域规则，区域内线宽和间距都可能小于区域外，物理规则下能够赋予物理规则。

间距规则设置界面Spacing：间距规则设置选项，在Spacing Constraint Set中设置不同的物理规则，在net 下将前面的规则赋予需要的网络，Net Class-Class是设置网络类之间的间距，补充网络间距之间的不足。

Region中可以赋予区域间距规则。

同名网络间距规则设置界面Same Net Spacing：同名网络间距设置选项，即一个网络本身之间的间距，主要是在需要绕线时运用。

属性设置界面DRC界面DRC：DRC错位查看选项，能够查看不同规则下错误的数量和位置，以及和错误相关的规则约束条件。

对高速PCB设计软件cadence16.6版本约束管理器界面进行介绍完毕后，下期继续为大家介绍与网络有关的约束与规则的讲解。

Cadence基本操作--Carfic文介绍C adence软件的入门学习，原理图的创建过程，本教程适合与初学着，讲得尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程以最简单的共源放大器为例。

打开终端，进入文件夹目录，输入icfb &或者virtuoso&启动软件。

1.原理图绘制1.点击Tools的Library Manager，如图1图12.下一步，建立新的库File-New-Library，在name处取新库的名字（图2），并关联相应的工艺库，这次关联的工艺库是tsmc18rf（见图3，4）。

图2图3 图43.接下来在，新建库（CS）下面建立原理图，在manager中点击新建的库，再点击File-New-Cell View，并取名字，此处仍取名cs（图5）。

出现原理图（图6）图5 图6接下来可以进行原理图绘制，首先介绍几个快捷键：F：调节界面至最全最合适模式M：移动器件I：加入器件Q：调整器件参数W：连线C：复制器件R：旋转器件，在移动，复制和加器件的时候可以使用X：保存电路并且检查是否有error和warningL：给线标注名字，名字相同即相连，尽量不要取关键字的名字，如vdd！，gnd！等P：加pin脚，在做symbol的时候使用，pin的名字和线的名字一样的时候，默认相连接。

E：进入symbol下一层电路shift+M：移动器件不会影响线shift+W：粗线shift+R：镜像器件ctrl + E：返回上一层电路图4.第一步，先按I（图7），再选择tsmc18rf库，在cell找nmos2v（在此工艺下的器件名，有些工艺是nch），并在view选择symbol，即可添加（图8）。

图7图8同样，可以加入此工艺库下的pmos，电阻和电容等，在简单仿真的时候，除晶体管外的元件（电压源，电流源）可以使用虚拟模拟元件，都在在analogLib下面。

以添加DC电压源步骤为例，按I，再选择analogLib库，在cell中找到vdc，并在view选择symbol（图9）。

ALLEGRO16.6软件操作技巧2015/12/1A LLEGRO 16.6软件操作技巧----王颜飞文档内容仅供学习交流使用（部分资料来源网络）目录环境设置中的模板调用 (4)建立模板文件 (4)设置路径 (6)调用模板文件 (7)从Capture到Allegro通过第三方导入网表 (8)前期的设置与准备工作 (8)Capture导出第三方网络表 (9)在allegro中导入第三方网表 (9)Script录制的使用 (11)录制脚本 (11)录制设置 (11)回放脚本 (12)设置脚本录制配置路径 (13)设置快捷键回放脚本 (14)Parameter的使用 (15)导出Parameter (15)设置Parameter加载路径 (16)导入Parameter文件 (17)Techfile的使用 (18)导出techfile文件 (18)设置techfile文件加载路径 (19)导入techfile文件 (19)Color View Save 命令的使用 (20)设置需要显示的color views (20)保存color views (20)设置环境参数中color views配置路径 (21)如何使用color views (21)布局之Swap 命令（器件交换） (22)激活菜单命令 (22)交换对象 (22)右键菜单交换器件 (22)Swap Pin用法 (23)在原理图中设置Pin Group属性 (23) Allegro环境中交换引脚 (23)Swap Pin回注 (25)布局之模板复用 (27)布局布线其中一个模块； (27)创建复用模块 (27)调用模块 (29)模块复用完成 (31)Module Reuse用法 (32)原理图工程文件创建Module Reuse模块 (32) Allegro中创建Module Reuse模块 (33)设置软件的路径配置信息 (34)原理图工程中调用Module Reuse模块 (35) PCB 工程中调用Module Reuse模块 (36) Sub-Drawing用法 (38)导出Sub-Drawing (38)设置配置路径 (40)导入Sub-Drawing (40)如何在allegro中增加元件 (42)设置软件配置信息，允许logic编辑 (42)添加元件 (42)放置元件 (45)添加网络 (46)布局布线操作 (46)极坐标布局（来源阿杜） (48)环境设置中的模板调用实际应用中，为了节省设置环境的时间，我们就会根据需要建立的文件类型和实际情况制作模板。

Allegro生成Gerber步骤一．生成钻孔文件1.执行Manufacture→NC→NC Parameters，按默认设置，点Close后生成nc_param.txt 。

注意英制和公制的选择2.执行Manufacture→NC→NC Drill，如果有盲孔或埋孔，则Drilling中选择By Layer，否则默认，点Drill生成*.drl文件，点击Viewlog可以查看日志信息。

保持默认3.不规则孔的钻孔文件生成：执行Manufacture→NC→NC Route，默认可以查看日志信息。

设置，点击Route生成*.rou文件，点击Viewlog Array4.钻孔表及钻孔图的生成：执行Manufacture→NC→Drill Legend，如果有盲孔或埋孔，则Drilling中选择By Layer，否则默认（单位为mil），点击OK生成*.dlt文件。

此时跟随鼠标会生成一个表格，将它放在PCB旁边，如下图。

二．生成Gerber 文件1.设置Gerber 文件参数注意单位选择注意单位选择，其余都保持默认值2.切换到Film Control选项卡，设置要输出的Gerber文件。

两层板选择正片点击Gerber层的下拉菜单，可以看到已经包含的层，选中某个层点击右键，可以Add和Cut。

点击Add可以继续在这个Gerber层添加其他的层，点击Cut可以删除已经添加的层。

两层板的Gerber文件要设置10层，这里为了方便擦看，将Board Geometry/Outline放到每一层当中，不单独列出，原来的10层就变为9层了，各层的组成大致如下：[Bottom]→ETCH/Bottom→PIN/Bottom→VIA Class/Bottom→Board Geometry/Outline[Top]→ETCH/Top→PIN/Top→VIA Class/Top→Board Geometry/Outline[Pastemask_Bottom]→Package Geometry/Pastemask_Bottom→Pin/Pastemask_Bottom→Via Class/Pastemask_Bottom→Board Geometry/Outline[Pastemask_Top]→Package Geometry/Pastemask_Top→Pin/Pastemask_Top→Via Class/Pastemask_Top→Board Geometry/Outline[Soldermask_Bottom]→Board Geometry/Soldermask_Bottom→Package Geometry/Soldermask_Bottom→Pin/Soldermask_Bottom→Board Geometry/Outline[Soldermask_Top]→Board Geometry/Soldermask_Top→Package Geometry/Soldermask_Top→Pin/Soldermask_Top→Board Geometry/Outline[Silkscreen_Bottom]→Board Geometry/Silkscreen_Bottom→Package Geometry/Silkscreen_Bottom→Manufacturing/Autosilk_Bottom→Board Geometry/Outline→REF DES/Silkscreen_Bottom（根据实际情况确定是否添加）[Silkscreen_Top]→Board Geometry/Silkscreen_Top→Package Geometry/Silkscreen_Top→Manufacturing/Autosilk_Top→Board Geometry/Outline→REF DES/Silkscreen_Top（根据实际情况确定是否添加）[Drill]→Board Geometry/Outline→Manufacturing/Nclegend-1-23.设置每个Gerber层的参数逐个选中每个Gerber，设置未定义线宽为6mil（0.1524mm），两层板输出都为正片Positive（多层板如果在层叠结构中若电源地设置了负片则对应层设置输出负片Negative），点击Select all,选中所有要输出的Gerber层，再勾选Check database before artwork选项，最后点击Create Artwork，输出Gerber 文件。

前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。

目录：一、基本约束规则设置 1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗6、设置走线的长度范围置详解（图文并茂）则设约束规.616o r g Alle （为了不侵犯别人的成果，所以在这里做了特殊说明，以示敬意）首先感谢詹书庭编写这篇文章，为我们学习交流Cadence allegro 苦用心！俗话说的好，社会在发展，技术在进步，技术的进步在于不断的学习交流和实践。

所以为了方便大家学习交流，为大家提供一个良好 QQ )!学习交流 Cadence allegro 请加QQ 群:一起来学AllegRo 【2】.群号：331730476 .以下是正文这篇文章写得很好，操作步骤详细，截图一目了然，通俗易懂，唯一的缺点就是部分截图不是很清晰，我对个别图片做了调整和替换，不易替换的不清晰图片，仔细看下也能明白其中的意思。

此文章由丹心静居整理－－－２０１４．１０．１３　加入。

对原文作者表示歉意的交流平台，在这里留下我们的群原文作者的群拒绝任何人(QQ 软件提供了丰富的知识和方法。

请大家认真学习，不要辜负作者的良2014-10-13 第 1 页，共 83 页二、高级约束规则设置11、单个网络长度约束12、a+b 类长度约束 13、a+b-c 类长度约束14、a+b-c 在最大和最小传播延迟中的应用y a l e D n i P 、10约束分差设置、.29分对差创建、.19设置则分规差、 9属性用置通设、 8等长型T 、.37等长NET X 阻的过电、.27等长NET 阻的电不过、.17置等长设、 71、线间距设置（1）、设置默认间距规则点击CM图标，如下图所示，打开约束管理器。

单击Spacing，再点击All Layers，如下图所示。

右边有一个DEFAULT就是默认规则，我们可以修改其值。

入一个值，这样就都修改了，如下图所示点选Default按鼠标右键，执行Create-Spacing CSet加入新规则。

使用Cadence绘制PCB流程（个人小结）之前使用过cadence画过几块板子，一直没有做过整理。

每次画图遇到问题时，都查阅操作方法。

现在整理一下cadence使用经历，将遇到问题写出来，避免重复犯错。

使用软件版本号：Cadence 16.6一、SCH原理图设计1.1原理图设计1.2标注、DRC电气规则检测1.3网络表netlist生成（设置元件封装）二、PCB绘制2.1零件库开发零件库开发包括：1、创建焊盘 2、创建零件封装2.1.1 pad结构和零件文件类型在Allegro系统中，建立一个零件（Symbol）之前，必须先建立零件的管脚（Pin）。

元件封装大体上分两种，表贴和直插。

针对不同的封装，需要制作不同的Padstack。

首先介绍Pad焊盘的结构，详见下图:pad焊盘结构1. Regular Pad，规则焊盘。

● Circle 圆型● Square 正方型● Oblong 拉长圆型● Rectangle 矩型● Octagon 八边型● Shape形状（可以是任意形状）。

2. Thermal relief，热风焊盘。

● Null（没有）● Circle 圆型● Square 方型● Oblong 拉长圆型● Rectangle 矩型● Octagon 八边型● flash形状（可以是任意形状）。

3. Anti pad，隔离PAD。

起一个绝缘的作用，使焊盘和该层铜之间形成一个电气隔离，同时在电路板中证明一下焊盘所占的电气空间。

● Null（没有）● Circle 圆型● Square 方型● Oblong 拉长圆型● Rectangle 矩型● Octagon 八边型● Shape形状（可以是任意形状）。

4. SOLDERMASK：阻焊层，作用：为了避免相邻铜箔导线短路和减缓铜箔氧化，在PCB板覆盖绿油解决问题。

如果将绿油覆盖待焊盘上，则焊盘无法焊接。

所以提出阻焊层概念，即在覆盖绿油位置为焊盘开个窗口，使绿油不覆盖窗口（该窗口的大小必须大于焊盘尺寸）。

1、安注意2、接安装license 意：问licens接下来安装caden emanager，se 时，单击cadencence allecancel，然后的product,即egro 1后finish.即第二项,直到6.6安装到结束.装说明3、在cds 4.把放着在任务管理器MsgServer.把安装目录下着不理（然后器中确认一下.exe,没有就算下的SPB_16.6后破解完毕再下是否有这两算了.(电脑开6/tools/psp再拷进原处,如两个进程,有就开机没运行过pice 目录下的如果不用仿真就结束掉,即过Cadence 软的orsimset真,可以删之）cdsNameSe 软件就不用执up.dll 剪切出。

erver.exe 执行这一步).出来找个地方和. 方先5、把lLice lLice （如目录6、把放到闪而把破解文件夹enseManag enseManag 如果是WIN7录下覆盖原文把破解文件夹到Cadence\而过，如果运夹crack 中gerPubkey.b gerPubkey.b 764位操作系文件。

其他操夹crack 里c \SPB_16.6\to运行差不多一LicenseMan bat 放到Ca bat系统请把cds 操作系统不用crack\SPB_ools 目录下一分钟就说明破nager 文件夹adence\Lice slmd.exe 文，直接下一步16.6\tools 下并运行Too破解成功）夹下的pubk enseManag 文件复制到Ca 步）的pubkey、ls.bat （注意key、pubke er 目录下并adence\Lice pubkey.ex 意看一下DO ey.exe 和并运行enseManagxe 和Tools.OS窗口会不ger bat 不会一7、打上把打开破解文件把这license文件夹crack 文件拷到 里LicGen文件夹,然后双双击licgen.b b at生成新的的license.lic,习惯8.在Lice 面上脑系9.在Licefinis 在电脑开始菜ense serve 上的license.系统里的主机在电脑开始菜ense client csh,完成这第菜单中的程序里rs configur lic,打开 它(o 机名（完整的菜单中的程序里configurati 第8步.里找到cade ration Unilil open)再点下的计算机名称里找到cadeon Unility,填ence 文件夹ly,弹出的对话下一步(next)），然后点下ence 文件夹填入5280@夹,点开再点开话框中点bro ),将Host N 下一步按界面夹(windows7@(你的主机名开License M owes...指向第ame 项中主面提示直到完7下),点开再点名),点下一步(Manager,运行第7步拷贝到主机名改成你完成第7步. 点开,运行(next),最后点行到桌你的电点10.在Too c:\c DAT 11、看C 在电脑开始菜ols,点Config adence\Lic T 类型）,打开如果以上步CDS_LIC_FI 菜单中的程序g Services 项ense Mana 开它 (open)步骤都完成了LE变量值是序里找到cad 项,Path to t ager\license )再点Save S 了，打开软件是否为5280dence 文件夹he license f e.dat(如果看Service.然后件提示找不到0@(你的主机夹(windows file 项中,点看不见icense 后启动一下服证书，请打开机名),如果没s7下),点开再Browes 指向e.dat，请在服务。

1约束管理器约束管理器强制执行objects的优先顺序，最顶层的是System，最底层的是pin-pair。

为顶层对象指定的约束会被底层的对象继承，为底层对象指定的同样的约束优先级高于从上层继承的约束。

尽量在高层次指定约束，层次关系如下：1.1名词解释1.1.1pin-pairPin-Pair代表一对逻辑连接的管脚，一般是驱动和接收。

Pin-Pairs 可能不是直接连接的，但是肯定存在于同一个net 或者Xnet(所谓Xnet即网络的中间可能串接电阻或者接插件，比如图2-3 中的U1.8到U3.8的连接中间经过了一个电阻，即Xnet)1.1.2Nets和Xnets请见图2-4 很容易理解Cadence 的Nets 和Xnets的区别。

所谓nets 就是从一个管脚到其他管脚的电子连接。

如果net 的中间串了无源的、分立的器件，比如电阻、电容或者电感，那么在数据库中每个网络段通过一个独立的net来表示。

约束管理器解释这些网络段作为相邻的扩展的网络或者Xnet，Xnets在多板连接的结构中也可以贯穿连接器和电缆。

可以将Nets 和Xnets与ECSets 联系起来。

1.1.3Match GroupsMatch Group 是nets，Xnets或者pin-pairs 的集合，此集合一定要都匹配(delay 或者length)或者相对于组的一个明确的目标。

如果delta 值没有定义，组的所有成员都将是绝对匹配的，并允许有一定的偏差。

如果定义了delta 值，那么组所有成员将相对匹配于明确的目标网络。

1.2在线检查设置首先在约束管理器中需要进行以下设置Analyze -> Analysis Modes这样在布线后，在相应的地方都会显示线长或约束相差值；如下图1.3示例通过一个实例来理解约束管理器U1看作是MCU，U2为DDR，ADDR0-3为地址线，需要作等长处理；CLK为时钟线，差分处理；U3，U4为连接同一个MCU的DDR；地址线是复用的，设置通过T型网络连接；需要作等长处理U5为DDR，DDR_DQ0-3为数据线，需要作等长处理1.3.1差分对约束即上图中的DDR_CLKP，DDR_CLKN设置Electrical -> Electrical Constraint Set -> Differential Pair在Object的Name下方Project右键Create -> Electrical CSet;并输入参数差分对约束参数主要有以下几个：Min line spacing：间距最小线距，若实际走线间距小于这个值，DRC就会出错。

Cadence SPB 16. 6安装及破解步骤Cadence SPB16. 6 安装及破解步骤一、安装License Manager1.打开Cadence Allegro SPB orCAD16. 6 安装包，运行其中的setup.exe，然后先选择第一项License Manager进行安装。

2.一直按next或install，直到被询问license时，单击cancel，然后选是和finish。

二、安装Product1.主体软件的安装，也是一路Next，并按如下截图选择。

2.在出现下面对话框是，在框内填上5280@自己的计算机名称（全名）。

3.安装完成后，点Exit退出安装界面。

三、安装最新补丁包1.在Allegro_Patch文件夹中，选择最新版本的补丁包进行安装。

2.按打开任务管理器，显示所有用户进程。

查看进程里是否有cdsNameServer.exe或cdsMsgServer.exe，如果有将其进展结束掉。

四、破解步骤1.把安装路径下的cadence\SPB_16. 6\tools\pspice目录下的orsimsetup.dll剪切到别的地方，找个地方先放着不理（在破解步骤完毕后再拷进原处，如果不用仿真，可以直接删除）。

2.打开Crack破解文件夹，将破解文件夹里LicenseManager目录下的3个文件：LicenseManagerPubkey.bat、pubkey及pubkey.exe复制到安装路径下的Cadence\LicenseManager目录下，双击运行其中的LicenseManagerPubkey.bat。

注意：如果是WIN764位操作系统，在步骤2执行后，需要把cdslmd.exe文件复制到Cadence\LicenseManager目录下覆盖原文件！其他操作系统不用，直接下一步。

3.将破解文件夹里的SPB_16. 6\tools目录下的3个文件：pubkey、pubkey.exe及ToolsPubkey.bat复制到安装路径的Cadence\SPB_16.6\tools下，双击运行其中的ToolsPubkey.bat 。

Cadence16.6教程——PCB篇PCB操作教程一、导入网表先从原理图导出网表Tools-CreateNetlist只导出网表需要不勾选Create orUpdate PCB Editor Board(Netrev)确认后，在原理图根目录下会生成一个allegro的文件夹，网表就保存在这个文件里。

网表导出后，打开PCB（建议把PCB文件放在allegro刚才生成的allegro文件夹里）File-Import-Logic在Cadence选项卡里Import logic type选Design entry CIS(Capture)Import directory选择网表的文件夹allegro的路径点Import Cadence后导入网表完成二、设置图纸大小Setup-Design Parameters...Display选项卡设置格点大小单击Display选项卡中Setup Grids后面的 ...建议在公制的时候把格点都设为0.1mm，英制的时候格点设为5mil。

不宜过大或过小。

Design选项卡中User Units：选Miles（英制）或Milimeter（公制）Size下其他选项默认即可Extents：LeftX和LeftY是指图纸左下角的坐标，建议用负值Width和Height是图纸大小如果PCB中有器件或其他东西，设置图纸时，需要大于器件的位置，不然会设置不了。

建议图纸大小约为板子大小的2~4倍左右，不宜过大。

三、设置层叠结构Setup-Cross-sectionSubclass Name是叠层的名称，Top和BOTTOM不能修改Type： CONDUCTOR 导电层（一般用于走线层）PLANE 平面层（一般用于电源和地层）两层中间都是DIELECTRICMaterial： AIR 空气COPPER 铜FR-4 玻璃布基板Thickness：厚度（可以不修改）添加或删除叠层，在想添加或删除的叠层上右键Add Layer Above 添加在此叠层的上面Add Layer Below 添加在此叠层的下面Remove Layer 删除此叠层添加叠层后需要把Type和Material设置好设置好后点OK，在Visibility里会显示出来新添加或删除的CONDUCTOR或PLANE层注意：板子的叠层为偶数，不能出现单数叠层，板厂无法制作。

1约束管理器约束管理器强制执行objects的优先顺序，最顶层的是System，最底层的是pin-pair。

为顶层对象指定的约束会被底层的对象继承，为底层对象指定的同样的约束优先级高于从上层继承的约束。

尽量在高层次指定约束，层次关系如下：1.1名词解释1.1.1pin-pairPin-Pair代表一对逻辑连接的管脚，一般是驱动和接收。

Pin-Pairs 可能不是直接连接的，但是肯定存在于同一个net 或者Xnet(所谓Xnet即网络的中间可能串接电阻或者接插件，比如图2-3 中的U1.8到U3.8的连接中间经过了一个电阻，即Xnet)1.1.2Nets和Xnets请见图2-4 很容易理解Cadence 的Nets 和Xnets的区别。

所谓nets 就是从一个管脚到其他管脚的电子连接。

如果net 的中间串了无源的、分立的器件，比如电阻、电容或者电感，那么在数据库中每个网络段通过一个独立的net来表示。

约束管理器解释这些网络段作为相邻的扩展的网络或者Xnet，Xnets在多板连接的结构中也可以贯穿连接器和电缆。

可以将Nets 和Xnets与ECSets 联系起来。

1.1.3Match GroupsMatch Group 是nets，Xnets或者pin-pairs 的集合，此集合一定要都匹配(delay 或者length)或者相对于组内的一个明确的目标。

如果delta 值没有定义，组内的所有成员都将是绝对匹配的，并允许有一定的偏差。

如果定义了delta 值，那么组内所有成员将相对匹配于明确的目标网络。

1.2在线检查设置首先在约束管理器中需要进行以下设置Analyze -> Analysis Modes这样在布线后，在相应的地方都会显示线长或约束相差值；如下图1.3示例通过一个实例来理解约束管理器U1看作是MCU，U2为DDR，ADDR0-3为地址线，需要作等长处理；CLK为时钟线，差分处理；U3，U4为连接同一个MCU的DDR；地址线是复用的，设置通过T型网络连接；需要作等长处理U5为DDR，DDR_DQ0-3为数据线，需要作等长处理1.3.1差分对约束即上图中的DDR_CLKP，DDR_CLKN设置Electrical -> Electrical Constraint Set -> Differential Pair在Object的Name下方Project右键Create -> Electrical CSet;并输入参数差分对约束参数主要有以下几个：Min line spacing：内间距最小线距，若实际走线内间距小于这个值，DRC就会出错。

Allegro16.6约束规则设置详解（图文并茂）此文章由丹心静居整理--- 2014.10.13（为了不侵犯别人的成果，所以在这里做了特殊说明，以示敬意）首先感谢詹书庭编写这篇文章，为我们学习交流Cadence al l egr o软件提供了丰富的知识和方法。

请大家认真学习，不要辜负作者的良苦用心！这篇文章写得很好，操作步骤详细，截图一目了然，通俗易懂，唯一的缺点就是部分截图不是很清晰，我对个别图片做了调整和替换，不易替换的不清晰图片，仔细看下也能明白其中的意思。

俗话说的好，社会在发展，技术在进步，技术的进步在于不断的学习交流和实践。

所以为了方便大家学习交流，为大家提供一个良好的交流平台，在这里留下我们的Q Q群( 原文作者的Q Q群拒绝任何人加入)。

对原文作者表示歉意!学习交流Cadence al l egr o请加Q Q群: 一起来学A l l egRo【2】. 群号：331730476 .以下是正文前言：本文主要讲解Allegro16.6 约束管理器的使用，从基本约束规则到高级约束规则的设置。

目录：一、基本约束规则设置1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗7、设置等长7.1 NET、不过电阻的等长7.2 XNET、过电阻的等长7.3、T型等长8、设置通用属性9、差分规则设置9.1、创建差分对9.2、设置差分约束10 Pin Delay、二、高级约束规则设置11、单个网络长度约束12、a+b 类长度约束13、a+b-c 类长度约束14、a+b-c 在最大和最小传播延迟中的应用第 2 页1、线间距设置（1）、设置默认间距规则点击CM 图标，如下图所示，打开约束管理器。

单击Spacing，再点击All Layers，如下图所示。

右边有一个DEFAULT 就是默认规则，我们可以修改其值。

按住Shift 键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示（2）、定义特殊的间距约束点选Default 按鼠标右键，执行Create-Spacing CSet加入新规则。

Allegro16.6差分线线宽线距设计方法一、介绍1.1 Allegro16.6简介Allegro16.6是由Cadence Design Systems公司（卡登斯设计系统公司）推出的一款集成电路设计软件，主要用于PCB（Printed Circuit Board，印刷电路板）布局设计和信号完整性分析。

差分线是PCB设计中的重要元件，其线宽和线距的设计对于信号传输的稳定性和可靠性至关重要。

本文将从Allegro16.6软件的角度，共享差分线线宽线距的设计方法。

二、差分线的重要性2.1 信号完整性在PCB设计中，信号的完整性是一个非常重要的问题。

差分线作为传输高速信号的通道，其线宽和线距的设计直接影响到信号的传输速率、抗干扰能力和抗串扰能力等方面。

合理的差分线设计可以有效地提高信号的稳定性和可靠性。

2.2 电磁兼容差分线的设计不仅涉及到传输性能，还需要考虑电磁兼容性。

合理的线宽线距设计可以降低差分线之间的串扰和辐射，减少对周围电路的干扰，提高整个系统的电磁兼容性。

三、Allegro16.6差分线线宽线距设计方法3.1 设定设计规范在使用Allegro16.6软件进行差分线设计时，首先需要设定设计规范。

包括差分线的层设定、线宽线距的要求和信号完整性标准等方面。

根据实际的设计需求和规范要求，对差分线的设计参数进行合理的设定。

3.2 使用差分线工具Allegro16.6提供了丰富的差分线设计工具，包括差分线的创建、编辑和仿真等功能。

在设计过程中，可以使用这些工具快速高效地对差分线进行设计和验证。

通过仿真分析，可以及时发现设计中的问题，并进行调整优化。

3.3 考虑布局约束在进行差分线设计时，需要考虑到布局的约束条件。

包括与其他线路的交叉、与器件的连接以及整体布局的合理性等方面。

合理的布局约束可以有效地降低信号的串扰和辐射，提高整个系统的稳定性和可靠性。

3.4 仿真验证在完成差分线设计后，需要进行仿真验证。