启动dc_shell工具的.synopsys.setup文档

微电子学实验室实验教程ASIC综合器软件——Design Compiler实验2006-7Design Compiler实验前言Design Compiler（简称DC）是synopsys公司的ASIC综合器产品，它可以完成将硬件描述语言所做的RTL级描述自动转换成优化的门级网表。

DC得到全球60多个半导体厂商、380多个工艺库的支持。

Synopsys的逻辑综合工具DC占据91%的市场份额。

DC是工业界标准的逻辑综合工具，也是Synopsys最核心的产品。

它使IC设计者在最短的时间内最佳的利用硅片完成设计。

它根据设计描述和约束条件并针对特定的工艺库将输入的VHDL或者Verilog的RTL描述自动综合出一个优化的门级电路。

它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。

本实验对DC软件的使用进行简单的介绍，熟悉和掌握综合器软件使用中的基本概念和术语，了解如何对数字电路施加约束，掌握同步数字电路设计、约束和优化的方法，了解时钟的概念，理解同步电路静态时序分析（STA）的方法和时序报告。

西安交通大学微电子学实验室实验1setup和synthesis流程实验准备有两种界面可以运行Design Compiler：1)命令行界面，dc_shell-xg-t；2)图形用户界面(GUI)，Design Vision。

本次实验主要运用GUI模式。

图1.1给出了RTL逻辑综合的直观概念和简要流程。

图1.1 RTL逻辑综合的直观概念和简要流程。

在DC中，总共有8种设计对象：z设计(Design)：一种能完成一定逻辑功能的电路。

设计中可以包含下一层的子设计。

z单元(Cell)：设计中包含的子设计的实例。

z参考(Reference)：单元的参考对象，即单元是参考的实例。

z端口(Port)：设计的基本输入输出口。

z管脚(Pin)：单元的输入输出口。

z连线(Net)：端口间及管脚间的互连线。

d c使用教程-CAL-FENGHAI.-(YICAI)-Company One1DC使用说明文件说明：在进行下面的演示时需要用到两个文件，一个是，它是描述一个电路的verilog代码，我们的目标就是用DC综合这个代码得到满足约束条件的电路网表；另一个是，它是综合的脚本文件。

这两个文件都在/home/student1000目录下，大家把它们拷贝到自己的目录下，以备使用。

DC既可使用图形界面，也可不使用图形界面而直接运行脚本来综合电路。

一、DC图形界面的使用。

1.DC图形界面的启动打开一个终端窗口，写入命令 dv –db_mode，敲入回车。

则DC图形界面启动，如下图所示红框处是DC的命令输入框，以下在图形界面上的操作都可以在命令输入框中输入相应的命令来完成。

选择Help-----Man Pages可以查看DC的联机帮助。

相应指令：man。

例：man man表示查看man命令的帮助。

man create_clock表示查看creat_clock命令的帮助。

2.设置库文件选择File----Setup需要设置以下库文件，如下图。

相应指令：set search_path [list /tools/lib/smic25/feview_s/version1/STD/Synopsys \ /tools/lib/smic25/feview_s/version1/STD/Symbol/synopsys]set target_library { }set link_library { }set symbol_library { }点OK，设置完成。

3.读入verilog文件选择File---Read在打开文件对话框中选中要打开的文件，在这里我们选中文件。

在Log框中出现successfully字样表明读入文件成功。

相应命令：read_file点击红色箭头所指的按钮可以查看该电路的symbol图。

4.设置约束条件4.1设置时钟约束在symbol图上选中clk端口选择Attributes-----Specify Clock出来设置时钟约束的对话框，按下图设置，给时钟取名为clock，周期20ns，上升沿0ns，下降沿10ns。

d c使用教程-CAL-FENGHAI.-(YICAI)-Company One1DC使用说明文件说明：在进行下面的演示时需要用到两个文件，一个是，它是描述一个电路的verilog代码，我们的目标就是用DC综合这个代码得到满足约束条件的电路网表；另一个是，它是综合的脚本文件。

这两个文件都在/home/student1000目录下，大家把它们拷贝到自己的目录下，以备使用。

DC既可使用图形界面，也可不使用图形界面而直接运行脚本来综合电路。

一、DC图形界面的使用。

1.DC图形界面的启动打开一个终端窗口，写入命令 dv –db_mode，敲入回车。

则DC图形界面启动，如下图所示红框处是DC的命令输入框，以下在图形界面上的操作都可以在命令输入框中输入相应的命令来完成。

选择Help-----Man Pages可以查看DC的联机帮助。

相应指令：man。

例：man man表示查看man命令的帮助。

man create_clock表示查看creat_clock命令的帮助。

2.设置库文件选择File----Setup需要设置以下库文件，如下图。

相应指令：set search_path [list /tools/lib/smic25/feview_s/version1/STD/Synopsys \ /tools/lib/smic25/feview_s/version1/STD/Symbol/synopsys]set target_library { }set link_library { }set symbol_library { }点OK，设置完成。

3.读入verilog文件选择File---Read在打开文件对话框中选中要打开的文件，在这里我们选中文件。

在Log框中出现successfully字样表明读入文件成功。

相应命令：read_file点击红色箭头所指的按钮可以查看该电路的symbol图。

4.设置约束条件4.1设置时钟约束在symbol图上选中clk端口选择Attributes-----Specify Clock出来设置时钟约束的对话框，按下图设置，给时钟取名为clock，周期20ns，上升沿0ns，下降沿10ns。

synopsysDC10.03图⽂安装配置详解喾林原创Synopsys DC10.03安装配置1、需准备安装包：1）、Synopsys DC(design compiler)安装包2）、SCL 安装包（注：此包为synopsys license 管理）。

3）、Synopsys 图像安装⼯具：installer2.0及以上均可。

（注：图形安装操作简单，不易出错，故采⽤图形安装界⾯）4）、Synopsys license 制作⼯具（ EFA LicGen 0.4b 和Synopsys SSS Feature Keygen ）。

2、开始安装DC ： 1）、启动图形安装界⾯于linux 系统下解压installer2.0包（在windows 下解压⽂件易损坏）。

解压后运⾏setup.sh 得如图（⼀）所⽰界⾯。

图（⼀）喾林原创点击“start ”有如图(⼆)所⽰界⾯开始安装。

在“Source ”栏选中DC 安装⽂件所在上层⽬录。

“Done ”后“Next ”（此次“Next ”时间较长，耐⼼等待）。

图（⼆）之后可⼀直“NEXT ”到如图（三）所⽰。

图（三）在该界⾯勾选linux选项即可，继续下⼀步到如图（四）所⽰。

选择安装路径后继续下⼀步直到结束。

喾林原创图（四）⾄此DC安装结束。

3、开始安装SCL：此安装与DC安装步骤⼀直，⼏乎没有差别，唯⼀不同的就是安装路径不同。

4、license的制作：License的制作是在windows下制作的。

1）、打开EFA LicGen 0.4b⽂件夹运⾏LicGen.exe程序出现如图（五）所⽰界⾯。

喾林原创图（五）点击“OPEN”选择Synopsys.lpd⽂件，“打开”。

回到图（五）所⽰界⾯。

勾选上Custon、Use Daemon及最后⼀个Custon。

喾林原创在两个“Custon ”后输⼊Linux 系统的MAC 。

注：Linux MAC 获取命令。

A ：lmhostid 下图（六）红线处即为 MAC 。

Design Compiler（DC）使用1.建立逻辑综合环境，熟悉DC命令建立逻辑综合环境的命令是：new_dc [文件名]，例如new_dc mydesign，就是在当前目录下新建一个名为mydesign的DC综合环境。

环境如图1 环境实例所示。

图1 环境实例在mydesign目录下，Readme文件给了我们怎么使用工具的提示；filelist.tcl文件是给出需要综合代码的路径和文件名。

在synopsys.sdc文件中我们设置设计约束和设置工作环境，比如建立时钟，设置输入延时和输出延时等等。

在top.tcl文件中设置顶层模块名，设置库文件名，以及读入设置好的clock和输入、输出约束的文件，以及分析并报告结果。

.synopsys_dc.setup文件是DC工具的设置文件。

2.以加法器Adder_Array为例说明具体使用步骤。

Adder_Array共有5个设计文件，分别为顶层模块Adder_Array.v，状态机模块FSM.v，数据通过模块Data_Path.v，加法器模块adder_21.v，减法器模块Add_Sub_21.v。

Adder_Array 综合的步骤如下：（1）Adder_Array的设计文件添加到filelist.tcl中。

如图2 文件列表图2 文件列表（2）在top.tcl中将顶层模块设置为Adder_Array。

如图3修改顶层模块名图3 修改顶层模块名（3）修改synopsys.sdc实现以下设计约束：时钟周期1.2ns，input_delay设置为0.5ns，output_delay设置为0.5ns。

如果使用者想增加其他的设计约束可以在此文件中增添。

（4）进入刚才建好的综合环境，在终端中执行run命令，调用Design Compiler执行逻辑综合。

打开终端：cd [建好的环境路径]，进入后输入run，即可。

（5）等逻辑综合执行完毕后，查看123.log，对其中的error和warning进行确认，如果有问题修改设计或综合脚本后重新综合，直至没有问题。

第四章dc_shell的简介第一节设计编译器的介绍设计编译工具是Synopsys综合软件产品的核心，本节介绍运行编辑器使用编辑器壳dc_shell接口的有关信息。

shell是操作系统的概念，是定位于用户的软件层。

dc_shell接口执行命令有利于采用quit或exit中止程序的运行。

4-1-1文件的管理可是用操作系统目录结构进行文件管理和数据的组织。

4-1-2使用启动文件.Synopsys_dc.setup文件是综合工具的启动文件，使用它可以定义库和有关参数。

在启用设计编译器时要确定有关文件初始化设置的完成。

SYNOPSYS home目录包含总的设计信息，user home目录指明工作环境的有关选项，working 目录是当前的设计编译。

可以使用命令来改变.Synopsys_dc.setup文件设置。

在dcsh模式中使用include 命令。

在Tcl模式中使用source 命令。

举例如下：dc_shell>include .synopsys_dc.setupdc_shell-t>source.synopsys_dc.setup4-1-3 脚本文件命令脚本以文本形式描述了dc_shell命令顺序系列，方便了用户的操作修改，提高了设计的自动化程度。

4-1-4 启动设计编译器dc_shell 命令可以启动设计编译器，语法如下：dc_shell [-f script_file] [-x command_string] [-no_init][-checkout feature_list] [-tcl_mode][-timeout timeout_value] [-version][-behavioral] [-fpga] [-syntax_check | -context_check] 其中：[-f script_file]表示执行脚本文件；[-x command_string]执行命令串的dc_shell语句；[-no_init]阻止Synopsys设置文件的被读；[-checkout feature_list]检查出特性列表；[-tcl_mode]tcl模式；[-timeout timeout_value]表明程序花费恢复同授权服务器失去联系在中止前分钟数，一般是5到20分钟，缺省是10分钟。

DC学习----第一章基本概念作者：未知时间：2010-08-15 15:02:50 来自：网络转载1.1 启动文件启动文件用来指定综合工具所需要的一些初始化信息。

DC使用名为“.synopsys_dc.setup”的启动文件，启动时，DC会以下述顺序搜索并装载相应目录下的启动文件：1)、DC的安装目录；2)、用户的home目录；3)、当前启动目录。

注意：后装载的启动文件中的设置将覆盖先装载的启动文件中的相同设置。

下面是一个DC启动文件的实例，它包含了几乎所有重要的设置，下文将结合该实例解释启动文件中各项设置的具体含义。

例1-1（一个DC启动文件）：search_path= search_path + {“.”, synopsys_root + “/dw/sim_ver” }search_path= search_path + { “~/risc32/synthesis/libraries” }target_library={ tcb773stc.db }synthetic_library={dw_foundation.sldb}link_library = { “*”, dw_foundation.sldb, tcb773stc.db }symbol_library = { tcb773s.sdb }synlib_wait_for_design_license = {"DesignWare-Foundation"}alias rt “report_timing”designer= XXXXXcompany= “ASIC Lab, Fudan Univ.”search_path指定了综合工具的搜索路径。

target_library为综合的目标库，它一般是由生产线提供的工艺相关的库。

synthetic_library是综合库，它包含了一些可综合的与工艺无关的IP。

dw_foundation.sldb是Synopsys提供的名为Design Ware的综合库，它包含了基本的算术运算逻辑、控制逻辑、可综合存储器等IP，在综合是调用这些IP有助于提高电路性能和减少综合时间。