下载文档原格式
ISE使用指南上1000字ISE（Internet Security Essentials）是一款网络安全软件，可帮助用户保护他们的计算机免受各种威胁。
在本指南中，我们将探讨ISE的一些主要功能及其如何使用。
一、安装和配置ISE1. ISE的安装首先，您需要下载ISE软件并将其安装在您的计算机上。
在安装过程中，您需要按照屏幕上的提示进行操作，直到安装完成。
2. ISE的配置一旦安装完成，您需要配置ISE以确保它能够正确地保护您的计算机。
在其中的某些情况下，ISE将自动配置。
但是，在其他情况下，您可能需要手动配置一些设置。
二、ISE的主要功能1. 防病毒ISE使用强大的防病毒引擎来检测并清除您计算机上的病毒。
它会定期检查您的系统，并在发现病毒时自动通知您。
2. 防间谍软件ISE还可以检测并删除您计算机上的间谍软件。
它会定期检查您的计算机，并在发现间谍软件时向您发出警告。
3. 防垃圾邮件ISE还提供了防垃圾邮件功能，可以帮助您防止不需要的邮件信息。
它会过滤所有传入的电子邮件，并将不需要的邮件放到垃圾邮件文件夹中。
4. 防网络攻击ISE还可以防御网络攻击，如拒绝服务攻击（DDoS）。
它使用内置防火墙来保护您的计算机免受未经授权的访问，而且可以阻止您计算机上的恶意软件连接Internet。
5. 防网络钓鱼ISE还能够检测并防止网络钓鱼攻击。
它会定期检查网络上最新的钓鱼技术，并对怀疑链接或网站发出警报。
三、ISE的使用1. 防病毒要使用ISE的防病毒功能，您只需打开ISE界面，并选择“扫描”功能。
ISE会自动扫描您的计算机，并在发现问题时向您发出警告。
2. 防间谍软件要使用ISE的防间谍软件功能，只需打开ISE界面，并选择“检测间谍软件”功能。
ISE会自动检测您的计算机，并在发现问题时向您发出警告。
3. 防垃圾邮件要使用ISE的防垃圾邮件功能，只需打开ISE界面，并选择“检测垃圾邮件”功能。
ISE会自动过滤您的电子邮件，并将不需要的邮件放到垃圾邮件文件夹中。
4.1.4 ISE软件的基本操作1．ISE用户界面ISE9.1i的界面如图4-6所示，由上到下主要分为标题栏、菜单栏、工具栏、工程管理区、源文件编辑区、过程管理区、信息显示区、状态栏等8部分。
图4-6 ISE的主界面∙标题栏：主要显示当前工程的名称和当前打开的文件名称。
∙菜单栏：主要包括文件（File）、编辑（Edit）、视图（View）、工程（Project）、源文件（Source）、操作（Process）、窗口（Window）和帮助（Help）等8个下拉菜单。
其使用方法和常用的Windows软件类似。
∙工具栏：主要包含了常用命令的快捷按钮。
灵活运用工具栏可以极大地方便用户在ISE中的操作。
在工程管理中，此工具栏的运用极为频繁。
∙工程管理区：提供了工程以及其相关文件的显示和管理功能，主要包括源文件视图（Source View），快照视图（Snapshot View）和库视图（Library View）。
其中源文件视图比较常用，显示了源文件的层次关系。
快照是当前工程的备份，设计人员可以随时备份，也可以将当前工程随时恢复到某个备份状态。
快照视图用于查看当前工程的快照。
执行快照功能的方法是选择菜单项Project |Take Snapshot。
库视图则显示了工程中用户产生的库的内容。
∙源文件编辑区：源文件编辑区提供了源代码的编辑功能。
∙过程管理区：本窗口显示的内容取决于工程管理区中所选定的文件。
相关操作和FPGA设计流程紧密相关，包括设计输入、综合、仿真、实现和生成配置文件等。
对某个文件进行了相应的处理后，在处理步骤的前面会出现一个图标来表示该步骤的状态。
∙信息显示区：显示ISE中的处理信息，如操作步骤信息、警告信息和错误信息等。
信息显示区的下脚有两个标签，分别对应控制台信息区（Console）和文件查找区（Find in Files）。
如果设计出现了警告和错误，双击信息显示区的警告和错误标志，就能自动切换到源代码出错的地方。
第四章 ISE 6.x 设计工具简介和使用§4．1概述本章将详细介绍Xilinx 公司新的高性能设计开发工具ISE(Integrated Software Environment)，并以第六版本进行讲解和演示。
Xilinx 根据不同的用户，分别提供四种不同功能的设计开发工具：ISE WebPACK，ISE Foundation，ISE BaseX和ISE Alliance。
（1） ISE WebPACK版：该软件为全免费版，可通过Xilinx网站直接下载。
支持包括XC95*/XC95*XL/XC95*XV、CoolRunner XPLA3、CoolRunner-II全系列 CPLD；以及Spartan-II/Spartan-IIE全系列FPGA；Spartan-3系列器件中的XC3S50、XC3S200、XC3S400；Virtex-E部分FPGA(V50E-V300E)器件；Virtex-II部分FPGA(2V40-2V250)器件；Virtex-II Pro部分FPGA(2VP2)器件。
集成了XST(Xilinx Synthesis Technology)综合工具。
但不支持Core Generator(核生成)工具和PACE(引脚和区域约束编辑器)。
（2） ISE Foundation版：该软件为完全版。
提供了设计开发工具的所有功能.支持Xilinx的全系列逻辑器件产品。
并集成了XST(Xilinx Synthesis Technology)综合工具。
支持Core Generator(核生成)工具和PACE(引脚和区域约束编辑器)。
（3） ISE BaseX版：该软件为部分受限版。
即支持XC95*/XC95*XL/XC95*XV全系列CPLD； CoolRunner XPLA3全系列CPLD；CoolRunner-II全系列 CPLD；以及Spartan-II/Spartan-IIE全系列FPGA；Spartan-3系列器件中的XC3S50、XC3S200、XC3S400；Virtex/Virtex-E部分FPGA(V50/V50E—V600/V600E)器件；Virtex-II部分FPGA(2V40--2V250)器件；Virtex-II Pro部分FPGA(2VP2、2VP4、2VP7)器件。
引言：概述：ISE软件是由Xilinx公司开发的一款集成电路设计工具，使用该软件可以进行数字电路设计、仿真、验证以及实现等多个阶段的工作。
在设计阶段，ISE软件提供了丰富的组件库和设计工具，方便用户进行电路原理图的绘制和逻辑设计。
在验证阶段，ISE软件可以进行功能仿真和时序仿真，以确保设计的正确性和稳定性。
在实现阶段，ISE软件提供了先进的布局与布线工具，能够将设计转化为实际的电路板。
正文内容：1.安装与启动1.1ISE软件安装包1.2安装ISE软件1.3启动ISE软件2.项目管理2.1创建新项目2.2导入已有项目2.3添加设计文件2.4设定项目属性2.5保存和备份项目3.设计流程3.1电路原理图设计3.1.1组件选择3.1.2连接元件3.1.3设置元件属性3.2逻辑设计3.2.1设计约束3.2.2逻辑优化3.2.3时序约束3.3约束文件编辑3.3.1约束规则3.3.2约束语法3.3.3约束检查3.4时序仿真3.4.1创建仿真波形3.4.2设定初始状态3.4.3运行仿真3.5功能仿真3.5.1设置输入信号3.5.2运行仿真3.5.3分析仿真结果4.仿真与验证4.1时序分析4.1.1设定时钟4.1.2时序路径分析4.1.3时序优化4.2时序约束验证4.2.1满足约束4.2.2修复时序错误4.3灵敏度分析4.3.1设定输入敏感性4.3.2分析敏感性4.4逻辑分析4.4.1切换敏感性4.4.2分析逻辑状态5.布局与布线5.1物理约束5.1.1面积约束5.1.2信号完整性约束5.1.3电源与接地约束5.2布局5.2.1网表导入5.2.2管理物理资源5.2.3进行布局布线5.3时序优化5.3.1满足时序约束5.3.2缩短信号传输路径5.3.3优化时钟分配5.4布线5.4.1管理布线资源5.4.2进行布线5.4.3路由与优化5.5设计规约检查5.5.1检查布局布线规约5.5.2修复设计规约错误总结：引言概述：ISE软件是一款功能强大的集成开发环境工具，广泛应用于数字电路设计和实现。
用ISE与Modelsim进行FPGA后仿真（时序仿真）的两种方法作者：毕成炜2012年1月30日星期一我使用的是ISE_12.2,集成MODELSIM_6.5e。
后仿真的方法分为直接和间接两种。
直接是指从ISE上起动MODELSIM。
间接是单独起动MODELSIM，然后使用ISE生成的用于后仿的文件夹netgen。
下面分别叙述。
（一） 直接方法：1.建立一个文件夹给ISE工程用，比如D:\timing_sim，然后将源文件和测试文件放到它的下面：2.在ISE中如有旧的Project正在使用，则关闭它：这样画面清静。
然后新建一个New Project，点Next,选好器件和仿真器：点Next,点Finish.为了能够在ISE中直接唤起MODELSIM，还需要一些设置，主要是两处：双击器件：保证下图红圈处选中你要的仿真器：点OK后，在主菜单中点：保证在红圈处指定好MODELSIM执行文件所在的位置编译仿真库可以在这里双击Compile HDL Simulation Libraries，也可以在C:\Xilinx\12.2\ISE_DS\ISE\bin\nt下面找到，双击它，注意红圈处所标的是你的ISE版本所支持的MODELSIM版本，不能低于它。
否则仿真过程可能出问题。
点Next,点Next,选定你针对什么器件编译仿真库，点Next,点Next,注意，ISE可能最初不带modelsim.ini,它在此步会自动生成这个文件，并且是可写的，即它的“只读”属性是已经自动去掉的。
生成仿真库的映射关系自动写入了ISE的这个modelsim.ini,位于C:\Xilinx\12.2\ISE_DS\ISE\bin\nt，但是，它并不会自动去更新MODELSIM软件的modelsim.ini，而且MODELSIM使用的是它自己的modelsim.ini,位于C:\modeltech_6.5e。
所以需要把ISE的modelsim.ini中的映射关系再COPY到MODELSIM自己的modelsim.ini中。
想很多人跟我一样，被ModelSim的后仿真搞的头晕脑胀。
为了这个问题，我在网上找了很多的资料，但发现这些资料往往说的不明白。
一些步骤被作者有意无意地省略掉，这常常给读者造成不必要的麻烦，所以我决定写下这一篇文章，把这3天我努力的结果拿出来，与大家分享。
首先，我把我用到的软件说明一下。
如果你发现根据我的操作，你还是解决不了ModelSim后仿真的问题，那就可能是软件版本的问题。
1， ModelSim Se 6.1b2， Synplify Pro 7.5.13， ISE 5.2i （这个是老了点）4， WindowsXP（这个应该没有多大的关系）还有就是我使用的是verilog，我想VHDL的方法与verilog是差不多的，最多也就是在建库方面有点差别而已。
下面的这些方法，是我这3天搞出来的。
当然也参考了一些文章。
如果谁有更方便的方法，欢迎指出来。
我的邮箱是****************。
有空大家多交流。
一、为modelsim生成3个库。
首先，介绍一下这三个库。
Simprim_ver:用于布局布线后的仿真。
Unisim_ver :如果要做综合后的仿真，还要编译这个库。
Xilinxcorelib_ver:如果设计中调用了CoreGen产生的核，则还需要编译这个库。
我们要为modelsim生成的是标准库。
所谓的标准库就是modelsim运行后，会自动加载的库。
不过这方面我还不是很肯定。
因为我在后仿真时，还是要为仿真指定库的路径，不然modelsim找不到。
第一步：在modelsim环境下，新建工程，工程的路径与你想把库存储的路径一致。
第二步：新建库，库名起作simprim_ver。
我们首先就是要建的就是这个库。
第三步：在modelsim的命令栏上，打下如下命令：vlog -work simprim_ver d:/Xilinx/verilog/src/simprims/*.v其中的d:/Xilinx是我的Xilinx的安装路径，你把这个改成你的就行了。
Windows 7下安装及使用ISE 10.1和modelsim下安装及使用目前，市面上销售的PC，尤其是笔记本，携带的操作系统已基本都是win7。
但win7与多数开发工具的兼容性都存在问题。
ISE10.1在win7系统下，其自带的仿真器便不可用。
网上有人分享经验，说可配合modelsim来使用。
下面便是我在win7系统下安装及使用ISE 10.1和modelsim的经验总结。
（在这里，安装ISE10.1不做说明，只需默认配置即可。
另外安装路径及源文件路径均要以字母和数字命名，且不要带空格，这样做最保险）一、安装modelsim se 6.51、安装ModelSim SE 6.5双击源文件ModelSim-win32-6.5-se.exe，安装ModelSim。
依次出现下面以下界面，点击【Next>>】，点击【Agree】点击【Browse】，选择安装路径，此处安装在E:\Eapp\EDA\ModelSim下，点击【Next>>】，正在安装，单击【Yes】，建立桌面快捷方式，单击【Yes】，单击【Yes】，单击【Yes】，重启计算机。
2、ModelSim SE 6.5破解2.1 生成LECENSE.dat文件里面有个MentorKG.exe文件，双击它产生LECENSE.txt文件，将文件后缀txt改成dat。
复制LECENSE.dat到C:\modeltech_6.5\win32下，路径的红色部分可能会因不同的用户而稍有不同。
（如果这个路径不行，就试试C:\modeltech_6.5）2.2 添加环境变量右击桌面上的“我的电脑”，打开“属性”/“高级”/“环境变量”，在系统变量中新建LM_LICENSE_FILE，编辑中输入上一步LECENSE.dat所在的路径C:\modeltech_6.5\win32\LECENSE.dat，确定即可。
重启计算机。
注：大家的计算机可能会安装其他开发工具，并且其环境变量的名称也有可能是LM_LICENSE_FILE，这就会使modelsim找不到正确的license。
Xilinx ISE 使用入门1、ISE的安装现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。
1）系统配置要求ISE 5.2i推荐的系统配置与设计时选用的芯片有关。
因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。
为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。
在ISE 5.2i 支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。
2）ISE 5.2i的安装以中文版Windows XP操作系统为例加以说明。
（1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。
图4.25 ISE5.2i安装界面（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。
之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。
图4.26 器件模型选择对话框（3）点击“下一步”，如图4.27所示，可以选择器件种类。
图4.27 器件种类选择对话框通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。
安装完成后，环境变量应作如下描述：若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入：变量名：Xilinx变量值：C：Xilinx（即安装路径）具体设置如图4.28所示。
3 VHDL设计操作指南首先进入ISE工程管理器（Project Navigator）界面，如图4.30所示。
说明这个说明主要介绍了使用开发板可能使用到的3个工具，主要以串口功能的实现作为例子，讲述了ISE, Plantform和EDK的使用方法以及操作的基本流程。
ISE的使用一．启动Xilinx ISE:开始Æ所有程序ÆXilinx ISE 7.1iÆProject Navigator二．新建/打开一个工程：如果已经有了工程，则在FileÆOpen Project弹出的对话框里面选择你的工程。
如果没有合适的工程就需要通过FileÆNew Project来新建一个工程。
具体操作步骤如下：分别在Project Name和Project Location里面填写您想要创建的工程的名称和路径。
在Top-Level Module Type的下拉菜单里面选择您的工程的顶层模块的类型。
本次串口通信的实验的顶层为原理图，所以选择Schematic。
然后点击下一步：在这个对话框的上半部分选择您使用的芯片的族（Spartan3），型号（xc3s400），封装（pq208）和速度（-4）。
下面选择您要使用编译和综合的软件，建议使用ISE自带的软件，一是使用简便，二是Xilinx公司对自己的FPGA了解程度比第三方要高很多，所以使用Xilinx公司自己的软件有的时候会获得意想不到的收获。
具体参数选择如图，然后单击下一步：在这个对话框里面新建工程里面的文件，这步也可以放到后面来实现，这里我们先选择下一步：这一步用来添加已经存在的文件，同样，我们在后面实现这步。
点击下一步：在最后这个对话框里面显示了我们即将建立的工程的详细信息，确认无误以后点击完成，ISE将为您创建一个名字为uart_test的工程：三．为刚创建的工程添加源文件：1．添加已经存在的源文件：选中屏幕右上的xc3s400-4pq208，单击ProjectÆAdd Source，在弹出的对话框里面选择您已经存在的程序文件（.v .vhd）。
一、软件Xilinx的软件主要是ISE, EDK, ChipScope Pro, System Generator, PlanAhead, ModelSim，如果要算上AccelDSP也凑合，不过相信国内没多少人用。
ISE是主要的逻辑设计软件，其他软件的具体实现功能都依附于ISE。
ISE有Foundation版和WebPack版。
WebPack版免费，Foundation版收费。
两者的区别是支持的器件不同。
功能是相同的。
WebPack版支持的功能可以看/ise/products/webpack_config.htm。
Foundation的话当然全支持拉，要看的话在这里/ise/logic_design_prod/foundation.htm。
说这些的目的就是，如果你的器件WebPack支持，就直接到网上下载WebPack吧，没有版权之类的后顾之忧；如果不行，Verycd上找些东西还是挺方便的。
ModelSim MX有免费的starter version，可以和ISE WebPack一起下载，安装以后在开始里面点licens_e request就可以申请starter的使用权了。
另外，可以VHDL和Verilog各申请一个，那么就可以仿真两种语言了，不过不支持mix language。
/ise/verification/mxe_details.html不过那一页说的ModelSim XE的use case不准的，XE,PE,SE的差别还是仔细看这里吧。
/xlnx/xil_ans_display.jsp?getPagePath=24506ChipScope有（好像是）60天的评估版。
/chipscopePlanAhead（稍微介绍下子，没有接触过的朋友可能不知道这是什么）PlanAhead是ISE7以后推出的软件，它的主要功能是对一个综合后的NGC/EDIF网表进行布局布线的规划。
听上去功能有点像FloorPlanner，但是功能却强大得多。
推荐给好友打印加入收藏更新于2008-05-28 18:38:34第5节 ISE 与第三方软件4.5.1 Synplify Pro 软件的使用在FPGA 设计中，许多设计人员都习惯于使用综合工具Synplify Pro 。
虽然ISE 软件可以不依赖于任何第三方EDA 软件完成整个设计，但Synplify Pro 软件有综合性能高以及综合速度快等特点，无论在物理面积上还是工作频率都能达到较理想的效果。
因此如何在ISE 中调用Synplify Pro 综合工具，并进行无缝的设计连接仍然是设计人员需要解决的一个设计流程问题。
1. Synplify Pro 综合软件的安装下面介绍Synplify Pro 的安装步骤。
运行安装程序，欢迎界面过后，将出现如图4-89所示的安装选择界面，可以根据自己的需要选择相应的组件。
然后按照默认选项继续即可完成安装。
图4-89 Synplify 的安装选择界面在Synplify 安装完后，还需要安装Identify 。
在开始 程序 Synplify 菜单栏中会出现“Identify 211Installation”，双击即开始安装，一般来讲，可以按照默认选项继续，直至安装完毕。
安装完之后需要添加授权的License 文件，才能正常使用。
2. 关联ISE和Synplify Pro完成了Synplify Pro安装后，需要将其和ISE软件关联后才能使用Synplify Pro进行综合。
运行ISE软件，在主界面中选择“Edit|Preference”菜单项，进行“Reference”设定如图4-90所示。
在弹出的Preference对话框中选择“Integrated Tools”选项卡。
该选项卡用于设定与ISE集成的软件的路径，第三项的Synplify Pro就用于设定Synplify Pro仿真软件的路径，如图4-91所示。
图4-90 选择Preference菜单项图4-91 ISE集成工具设定页面单击Synplify Pro文本框后面的按钮，会弹出一个文件选择对话框，选择Synplify Pro安装路径下bin目录下的“synplify_pro.exe”文件即可。
注意：在“Integrated Tools”选项卡中还可以看到其他几个可以和ISE进行无缝链接的第三方软件，如ModelSim、synplifyLeonardoSpectrum、Chip Scope Analyzer等软件。
3. Synplify Pro的使用方法简介Synthesis 简单地说就是将HDL代码转化为门级网表的过程，其对电路的综合包括以下3个步骤：首先，HDL compilation 把HDL的描述编译成已知的结构元素；其次，运用一些算法，对设计进行面积优化和减小时延。
在没有目标库的情况下，Synplify只能执行一些最基本的优化措施；最后，将设计映射到指定厂家的特定器件上，并执行一些附加的优化措施，包括根据由器件供应商提供的专用约束进行优化。
工程文件以*.prj 作为扩展名，以tcl 的格式保留了以下信息：设计文件、约束文件、综合时开关选项的设置情况等。
1）Synplify Pro用户界面介绍Synplify Pro是标准的windows应用程序，所有功能均可以通过菜单选择来实现。
下面按照图4-92中数字所标示的次序，对其界面作简要介绍。
图中1表示Synplify的主要工作窗口，在这个窗口中可以详细显示设计者所创建工程的详细信息，包括工程的源文件，综合后的各种结果文件。
同时如果综合完成后，每个源文件有多少错误或者警告都会在这个窗口显示出来。
图中2表示TCL窗口，在这个窗口中设计者可以通过TCL命令而不是菜单来完成相应的功能。
图中3表示观察窗口，在这里可以观察设计被综合后的一些特性，比如最高工作频率等。
图中4是状态窗口，它表示现在Synplify所处的状态，比如下图表示Synplify处于闲置状态，在综合过程中会显示编译状态、映射状态等等。
图中5所示的一些复选框，可以对将要综合的设计的一些特性进行设置。
Synplify可以根据这些设置对设计进行相应的优化工作。
图中6是运行按钮，当一个工程加入之后，按这个RUN 按钮，Synplify就会对工程进行综合。
图中7所示的是Synplify的工具栏。
图4-92 Synplify Pro综合工具示意图2）建立工程、添加源文件建立工程首先需要打开Synplicity Pro。
点击“开始”菜单，依次选择“程序Synplicity Synplify Pro”，启动Synplify Pro。
在工程窗口中包含了以下内容：源文件信息、结果文件信息和目标器件信息。
缺省情况下，当Synplify启动时将自动建立一个新工程。
这时，可以选择将工程，以新名字保存。
如果结束了一个工程的操作，想新建一个工程，则可以选择“FILE NEW”；然后选择工程文件，就可以建立一个新的工程。
这项操作也可以通过工具条来进行，单击工具条的P图标，则在弹出对话框选择工程文件即可。
新建工程之后，需要将源文件添加进来。
点击“ADD FILE”按钮。
添加源文件和约束文件。
Synplify Pro把最后编译的“module/entity and the architecture”作为顶层设计，所以需要把顶层设计文件用左键拖拉到源文件菜单的末尾处或者点击“Impl Options”按钮，在Verilog属性页中设置顶层模块的名称。
3）工程属性设置添加完源文件后需要设置工程属性，点击“Impl option”按钮出现属性页对话框，如图4-51所示。
下面介绍常用的芯片设置、综合选项、约束设置以及实现结果选项等参数的配置。
图4-93 设置器件属性页1. 首先，设置FPGA芯片信息。
打开“Device”属性页，分别设置器件厂家器件型号、速度级别和封装信息。
根据设计的速度和面积要求。
可以设置最大扇出系数，缺省是10000。
根据该工程所属模块是否和片外有信号联系，选中或者不选中“Disable I/O insert”，如果选中该选项，则Synplify Pro不会为输入输出信号加缓冲，缺省为不选。
2. 设置通用综合选项。
点击“options”属性页，选中“Symbolic FSM Compiler”，Synplify Pro会在综合过程中启动有限状态机编译器，对设计中的状态机进行优化。
选中“ResourceSharing”选项，则启动资源共享；设置了资源共享后，设计的最高工作频率会低于不选中的情况，但是资源会节约很多，因此在设计能够满足时钟频率要求的情况下，一般选中以节省资源。
选中“Use FSM Explorer”选项，即可以用synplify内置的状态机浏览器观察状态机的各种属性。
选中“Pipelining”选项，即启动流水，在高速时钟设计中，如果其他措施都不能达到目标频率则最好选中此项。
3. 设置约束选项。
点击“Constraints”属性页，设置模块最高工作频率以及添加约束文件（.sdc）。
过严或是过松的约束都达不到最佳的效果。
一般可先尝试通用的约束，如时钟扇出限制等；如果没有达到要求，可加入一些严格的具体约束，同时注意放松一些可以放松的约束。
需要注意的是，综合约束的结果是估计值，应该以布局布线的结果为准。
4. 设置实现结果。
点击“Implementation Results”属性页，设置综合结果放置的目录，综合结果的文件名称。
同时一定要将“Write Vendor Constraint File”和“Write Verification InterfaceFormat”选项选中。
4）时序约束定义时间约束是为了让综合结果满足预期的时序要求，时间约束通常分为两类：一是通用时间约束，用于目标结构的时序要求；二是黑盒时间约束，用于在设计中指定为黑盒的模块时间约束。
在Synplify Pro中，可通过SCOPE、约束文件以及综合属性和指示等3种方法添加时序。
本节主要介绍利用约束文件添加约束的方法。
约束文件采用Tcl语言，以*.sdc 保存，用来提供设计者定义的时序约束、综合属性以及FPGA生产商定义的属性等。
约束文件既可以通过SCOPE创建编辑也可以使用正文编辑器创建编辑可被添加到在工程窗口的代码菜单中也可以被Tcl脚本文件调用。
5）综合属性和指示（1）综合属性和指示简介综合指示用于控制综合中编译阶段的设计分析，因而必须加入到源代码中。
属性是在编译后读入的，因而既可以在源程序中说明，也可以在约束文件中说明。
约束文件提供了较大的灵活性，使得可以仅修改约束而不用重新编译源程序，因而是强烈推荐采用的方法。
在Verilog源程序中，说明指示或属性采用注释的方法语法如下：// synthesis directive|attribute = "value"或 /* synthesis directive |attribute = "value" */（2）综合指示综合指示用于通知Synplify Pro软件某些用户定制的设置，常以注释的形式出现在源代码后面，Synplify软件会自动识别相应的说明，按照用户指令完成综合。
常用的综合只是如下：① black_box_pad_pin声明用户定义的黑盒管脚作为外部环境可见的I/O pad。
如果有不止一个端口列在双引号内，则以逗号分开。
由于Synplify提供了预定义的I/Os，一般不需要这一属性。
其语法如下：object /* synthesis syn_black_box black_box_pad_pin = "port_list" */ ;例如：module BS(D,IN,PAD,Q) /*synthesis syn_black_box black_box_pad_pin="PAD" */;② block_box_tri_pins声明黑盒的一个输出端口是三态，如不止一个列在双引号内，则以逗号分开。
其语法如下：object /* synthesis syn_black_box black_box_tri_pins = "port_list" */ ;例如：module BBDLHS(D,E,GIN,GOUT,PAD,Q) /* synthesis syn_black_boxblack_box_tri_pins="PAD" */ ;③ full_case仅用于Verilog中的case语句，表明所有可能的状态都已经给出，不需要其他逻辑保持信号的值，其语法如下：object /* synthesis full_case */其中object可以是case、casex、casez、statements和declaration。
