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8位移位寄存器的电路设计与版图实现要点8位移位寄存器的电路设计与版图实现摘要电⼦设计⾃动化，缩写为EDA，主要是以计算机为主要⼯具，⽽Tanner EDA则是⼀种在计算机windows平台上完成集成电路设计的⼀种软件，基本包括S-Edit，T-Spice，W-Edit，L-Edit与LVS等⼦软件，其S-Edit以及L-Edit为常⽤软件，前者主要实现电路设计，后者主要针对的是已知电路的版图绘制，⽽T-Spice主要可实现电路图及版图的仿真，可以⽤Tanner EDA实现电路的设计布局以及版图实现等⼀系列完整过程。
本⽂⽤Tanner EDA⼯具主要设计的是8位移位寄存器，移位寄存器主要是⽤来实现数据的并⾏和串⾏之间的转换以及对数据进⾏运算或专业处理的⼯具，主要结构构成是触发器，触发器是具有储存功能的，可以⽤来储存多进制代码，⼀般N 位寄存器就是由N个触发器构成，移位寄存器⼯作原理主要是数据在其脉冲的作⽤下实现左移或者右移的效果，输⼊输出的⽅式表现为串⾏及并⾏⾃由组合，本设计就是在Tanner EDA的软件平台上进⾏对8位移位寄存器的电路设计仿真，再根据电路图在专门的L-Edit 平台上完成此电路的版图实现，直⾄完成的结果和预期结果保持⼀致。
关键词：Tanner EDA；L-Edit；移位寄存器，S-Edit8 bits shift register circuit design and layoutAbstractElectronic design automation,referred to as EDA,it is based on computers as the main tool,and Tanner EDA is a kind of software that complete the integrated circuit design on Windows platforms.Its Sub-Softwares include S-Edit，T-Spice，W-Edit，L-Edit and LVS and so on.S-Edit and L-Edit are commonly used software,S-Edit is primarily designed to achieve circuit,the latter is aimed primarily known circuit layout drawing,T-Spice can achieve schematic and layout simulation.We can achieve layout of the circuit design and a series of complete process layout used Tanner EDA tools.In this paper, Tanner EDA tools are mainly designed an 8-bit shift register.The shift register is mainly used for data conversion between parallel and serial, and the data processing tool operation or professional,its main structure is the trigger composition,flip-flop is a storage function,it can be used to store more hexadecimal code,In general N-bits register is composed of N trigger.Working principle of the shift register data under the action of the pulse, mainly the effect of the shift to the left or right,input and output of the way of serial and parallel free combination.This design is in Tanner on the EDA software platform to 8 bits shift register circuit design and simulation,then according to the circuit diagram on special L - Edit platform to complete the circuit layout implementation,until the finish is consistent with the results and expected results.Keywords：Tanner EDA；L-Edit；Shift register，S-Edit⽬录1 前⾔ (1)1.1 课题的背景和⽬的 (1)1.2课题的设计内容 (1)2 设计软件简介 (2)2.1EDA技术的介绍 (2)2.2T ANNER EDA T OOLS的简述 (2)2.3T ANNER软件的组成及发展 (3)2.3.1 Tanner的设计流程 (4)2.3.2 Tanner软件的发展 (5)2.3.3 L-Edit软件的介绍 (6)2.48位移位寄存器的⼯作原理和设计要求 (9)2.4.1 ⼯作原理 (9)2.4.2 电路结构与设计 (11)3 8位移位寄存器的电路设计与版图实现过程 (13)3.1各个模块的设计与仿真 (13)3.1.1 带复位端D触发器的设计与版图实现 (13)3.1.2 与或⾮门的设计与版图实现 (16)3.28位移位寄存器的电路设计与版图实现 (18)3.2.1 8位移位寄存器的电路结构 (18)3.2.2 8位移位寄存器的版图实现 (19)3.2.3 LVS对⽐ (21)4 结束语 (21)参考⽂献 (22)巢湖学院2013届本科毕业论⽂(设计)1 前⾔1.1 课题的背景和⽬的随着科技的进步，近⼏个世纪寄存器技术不断成熟，在数字电路中，寄存器已经是⼀个经常被提出的概念，它主要指的是⽤来存放⼆进制数据或者代码的电路。
8位移位寄存器的设计1.设计原理：8位移位寄存器由8个D触发器组成，每个触发器都有一个数据输入端和一个时钟输入端。
在时钟上升沿到达时，将数据输入端的值传递到输出端，同时由上一个触发器的输出端传递给下一个触发器的输入端。
这样，在每个时钟周期内，数据会从寄存器的一端移动到寄存器的另一端。
2.功能：-数据存储：将输入的8位数据存储在寄存器中。
-数据移位：可以将寄存器中的数据向左或向右移动一位。
-数据传输：可以将寄存器中的数据传递给其他元件或模块。
3.设计步骤：设计一个8位移位寄存器的步骤如下：1)确定需要的数据输入和输出端口数量和类型。
2)选择合适的D触发器，每个触发器都有一个数据输入端D和一个控制输入端CLK。
3)将8个D触发器按照顺序连接起来，每个触发器的输出端连接到下一个触发器的输入端，形成一个移位寄存器。
4)定义时钟信号的激活边沿（上升沿或下降沿）。
5)设计时钟信号的生成电路，以便控制数据的移位操作。
6)连接数据输入端口和时钟信号的生成电路到移位寄存器的各个触发器。
7)连接数据输出端口到移位寄存器最后一个触发器的输出端。
4.应用：-数据缓存：将来自外部设备的数据存储在寄存器中，然后按需传递给其他模块。
-数据传输：通过移位寄存器将数据从一个模块传递到另一个模块，以实现数据通信。
-时序操作：通过移位寄存器来生成时序信号，控制其他模块的状态和行为。
-数据处理：通过移位寄存器将数据进行移位、旋转、倒序等操作，并输出结果。
-逻辑运算：通过移位寄存器将数据进行逻辑与、逻辑或、逻辑异或等操作。
总结：8位移位寄存器是一种常见且实用的数字逻辑元件，用于存储和移动8位二进制数据。
通过8个D触发器的组合，可以实现数据的存储、移位和传输等功能。
在数字电子系统中，8位移位寄存器被广泛应用于数据缓存、数据传输、时序操作、数据处理和逻辑运算等场景。
设计和理解8位移位寄存器对于数字电子系统的开发和优化是非常重要的。
一、引言在数字电路设计中，移位寄存器是十分常见的电路元件。
它能够对输入的数据按照特定的规则进行位移操作，常见的有左移、右移、循环移位等。
在Verilog语言中，我们可以通过编写代码来实现八位移位寄存器。
本文将从深度和广度方面展开对八位移位寄存器的Verilog代码进行全面评估，并撰写有价值的文章。
二、基本概念在开始编写八位移位寄存器的Verilog代码之前，我们首先要明确其基本概念。
移位寄存器是一种能够在时钟信号的控制下，对输入数据进行位移操作的寄存器。
而八位移位寄存器则是指这个寄存器能够对八位二进制数据进行位移。
这意味着在Verilog代码中，我们需要定义一个八位的寄存器，并编写移位操作的逻辑。
我们还需要考虑如何控制时钟信号和输入数据，以使得移位操作能够按照我们的期望进行。
三、Verilog代码实现```verilogmodule shift_register(input wire clk, // 时钟信号input wire rst, // 复位信号input wire [7:0] data_in, // 输入数据output reg [7:0] data_out // 输出数据);// 初始化寄存器always @(posedge clk or posedge rst)beginif (rst)data_out <= 8'b00000000; // 复位时，将寄存器清零elsedata_out <= data_in; // 否则将输入数据写入寄存器end// 左移操作always @(*)begindata_out = {data_out[6:0], 1'b0}; // 将寄存器中的数据向左移动一位end// 右移操作always @(*)begindata_out = {1'b0, data_out[7:1]}; // 将寄存器中的数据向右移动一位endendmodule```以上是一个简单的八位移位寄存器的Verilog代码实现。
任务8.2模式锁存触发电路设计任务说明习题解答一、测试（一）判断题1、移位寄存器74LS194 可串行输入并行输出，但不能串行输入串行输出。
答案：F解题：并行送数功能。
当/CR=1，M1M0=11时，在上升沿作用下，D0～D3端输入的数码d0～d3并行送入寄存器。
当/CR=1、M1M0=01时，在上升沿作用下，DSR端输入的数码依次送入寄存器。
2、寄存器并行方式与串行方式比较，并行存取方式的速度比串行存取方式慢得多，而且所用的数据线要比串行方式多。
答案：F解题：寄存器并行方式与串行方式比较，并行存取方式的速度比串行存取方式快得多，但所用的数据线要比串行方式多。
3、寄存器能够把串行数据变成并行数据。
答案：T解题：寄存器能够把串行数据变成并行数据。
4、双向移位寄存器74LS194当/CR端输入低电平时，所有输出均为零。
答案：T解题：双向移位寄存器74LS194当/CR端输入低电平时，所有输出均为零。
5、数据锁存器74HC573的/OE引脚输入无效信号为高时，输出为高阻。
答案：T解题：数据锁存器74HC573的/OE引脚输入无效信号为高时，输出为高阻6.能存放二值代码的部件叫做寄存器。
寄存器按功能分为数码寄存器和移位寄存器。
数码寄存器只供暂时存放数码，可以根据需要将存放的数码随时取出参加运算或者进行数据处理。
移位寄存器不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。
答案：T解题：能存放二值代码的部件叫做寄存器。
寄存器按功能分为数码寄存器和移位寄存器。
数码寄存器只供暂时存放数码，可以根据需要将存放的数码随时取出参加运算或者进行数据处理。
移位寄存器不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。
7.从寄存器取出数码的方式也有并行输出和串行输出两种。
在并行输出方式中，被取出的数码在对应的输出端同时出现；在串行输出方式中，被取出的数码在一个输出端逐位输出。
移位寄存器的设计及实现移位寄存器（Shift Register）是一种常用的数字逻辑电路器件，它能够将数据按照输入和输出的时序进行移位操作。
通过移位寄存器，我们可以实现数据的串行传输、并行-串行或者串行-并行转换、数据延迟等功能。
本文将对移位寄存器的设计与实现进行介绍。
一、移位寄存器的设计1.串行输入、串行输出的移位寄存器这种移位寄存器称为串行移位寄存器，它包括n个触发器，每个触发器提供一个数据位的存储空间。
数据通过一个输入端串行输入，然后通过触发器依次移位，最后从输出端串行输出。
2.并行输入、并行输出的移位寄存器这种移位寄存器称为并行移位寄存器，它包括n个触发器，每个触发器提供一个数据位的存储空间。
数据通过n个输入端并行输入到各个触发器，然后通过控制信号进行同步移位。
最后从n个输出端并行输出。
3.并行输入、串行输出的移位寄存器这种移位寄存器称为并行-串行移位寄存器，它先从n个输入端并行输入数据，然后通过控制信号进行同步移位，并将移位结果通过一个输出端串行输出。
4.串行输入、并行输出的移位寄存器这种移位寄存器称为串行-并行移位寄存器，它先从一个输入端串行输入数据，然后通过触发器进行移位，最后将移位结果从n个输出端并行输出。
1.触发器选择由于是8位移位寄存器，需要选择8个触发器。
常用的触发器有D触发器、JK触发器等，可以根据实际需求选择合适的触发器。
2.输入输出端口设计设计一个输入端口用于串行输入数据。
由于是串行输入，需要一个时钟信号和一个使能信号进行同步移位操作。
同时，设计一个输出端口用于串行输出数据。
3.控制信号电路设计根据串行输入、串行输出的要求，需要设计一个时钟信号和一个使能信号的电路。
使能信号在移位过程中保持逻辑高电平，只有当8位数据全部移位完成时才将使能信号置为逻辑低电平。
二、移位寄存器的实现1.设计一个8位移位寄存器电路，并连接8个D触发器。
2.将串行输入信号与D触发器的数据端相连，时钟信号与D触发器的时钟端相连，使能信号与D触发器的使能端相连。
电路中的移位寄存器设计与移位寄存器技术移位寄存器是数电中非常重要的一种电路元件，常用于数据存储、时钟信号同步等应用中。
移位寄存器可以在电路中实现数据的移位和存储功能，具有广泛的应用领域。
本文将介绍移位寄存器的设计原理和一些常见的移位寄存器技术。
一、移位寄存器的设计原理移位寄存器是由多个触发器组成的序列逻辑电路，其中最简单的移位寄存器是由两个触发器构成的。
这两个触发器通过时钟信号同步，在每个时钟周期内，将上一个时钟周期的输出数据传递给下一个触发器。
移位寄存器有几种常见的操作模式，包括并行加载、串行输入、串行输出和并行输出。
在并行加载模式中，移位寄存器可以同时从多个输入端口接收数据；在串行输入模式中，移位寄存器可以按位接收数据，并按照顺序存储；在串行输出模式中，移位寄存器可以按位输出数据；在并行输出模式中，移位寄存器可以同时输出多个位的数据。
由于移位寄存器的触发器在时钟信号的驱动下工作，因此可以实现数据的存储、移位和延迟等功能。
在移位寄存器中，触发器的状态表示了存储的数据。
二、移位寄存器的技术应用1. 移位寄存器在串行通信中的应用在串行通信中，移位寄存器通常用于将并行数据转换为串行数据，或者将串行数据转换为并行数据。
例如，在串行通信中，发送方将并行数据按照顺序输入到移位寄存器中，然后按照位序输出，形成串行数据。
接收方则将串行数据输入移位寄存器，然后按照位序输出，得到并行数据。
2. 移位寄存器在计数器中的应用移位寄存器还可以用于设计计数器电路。
例如，4位移位寄存器可以用来实现二进制计数器，通过移位寄存器中的数据进行加法运算，实现数字的递增。
在计数器电路中，遇到溢出时，可以通过逻辑门电路实现循环计数。
3. 移位寄存器在状态机中的应用状态机是一种用于表示系统状态和状态转移的电路。
移位寄存器可以用来设计状态机中的状态寄存器，用于存储系统的状态。
在状态机中，根据输入信号和当前状态，移位寄存器可以将系统状态切换到下一个状态，并输出相应的控制信号。
实验七8位移位寄存器的设计引言：移位寄存器是一种常见的数字电路，可以在电子系统中进行数据的移位操作。
在本实验中，我们将设计一个8位移位寄存器，通过串行输入和串行输出实现数据的向左和向右移位。
实验中我们将使用逻辑门和触发器来构建移位寄存器。
设计目标：设计一个8位的移位寄存器，能够通过串行输入和串行输出来实现数据的向左和向右移位，并能够在任意时刻改变移位的方向。
设计步骤：步骤一：根据设计目标，首先需要确定使用何种类型的触发器来实现移位寄存器。
由于我们需要实现向左和向右移位，可以选择D触发器来实现。
步骤二：根据所选择的触发器类型，我们需要对每一个位进行设计。
由于需要实现8位的移位寄存器，我们需要使用8个D触发器来实现。
步骤三：根据移位寄存器的逻辑功能，我们需要使用两个串行输入引脚和两个串行输出引脚。
其中一个串行输入引脚用于向左移位，另一个用于向右移位；一个串行输出引脚用于向左移位输出，另一个用于向右移位输出。
步骤四：将每个D触发器的输出与下一个D触发器的输入相连，以实现数据的串行输入。
步骤五：将第一个D触发器的输入与移位方向引脚相连，以确定移位方向。
步骤六：将最后一个D触发器的输出与移位输出引脚相连，以实现数据的串行输出。
步骤七：对每个D触发器的时钟输入引脚进行控制，以实现移位操作的时序。
结果分析：通过上述步骤所设计的8位移位寄存器，我们可以实现数据的向左和向右移位操作，并可以通过串行输入和串行输出进行控制和观测。
移位寄存器在很多应用中都有广泛的应用，例如串行通信、数据压缩、图像处理等。
总结：通过本次实验，我们了解了移位寄存器的基本原理和设计方法。
通过串行输入和串行输出实现数据的移位，可以有效地利用数字电路来实现数据处理任务。
移位寄存器作为一种重要的数字电路，为我们提供了一种灵活和便捷的数据存储和处理方式。
在今后的学习和实际应用中，我们可以进一步深入了解移位寄存器的其他应用和扩展。
设计8位双向移位寄存器电路双向移位寄存器是一种能够在输入数据上进行向左或向右移位的电路。
它能够在输入端接收一串数据，并将这些数据连续地向左或向右移位，同时将当前移位的结果输出。
我们可以设计一个8位双向移位寄存器电路，以满足这个需求。
下面是如何设计这个电路的详细步骤：1.确定电路的基本结构：首先，我们需要确定电路的基本功能模块，包括输入输出模块、移位控制模块和移位寄存器模块。
2.输入输出模块：该模块用于接收输入数据并驱动输出数据。
我们需要提供一个8位输入端和一个8位输出端。
输入端可以是一个按钮或开关，用于输入要移位的数据。
输出端可以是一组LED灯，用于显示当前移位的结果。
3.移位控制模块：该模块用于控制移位方向和移位次数。
我们可以使用一个开关来选择移位方向（向左或向右）。
此外，我们需要一个计数器来控制移位次数。
当计数器达到8时，移位操作完成，将重新开始。
4.移位寄存器模块：该模块用于存储输入数据并进行移位操作。
我们可以使用8个D触发器来实现移位寄存器，其中每个D触发器都能够存储一个位的数据。
我们需要将每个D触发器的输出与其相邻的D触发器的输入连接起来，以实现数据的移位。
5.连接各个模块：将输入输出模块、移位控制模块和移位寄存器模块连接在一起，形成一个完整的电路。
确保每个模块的输入输出正确连接，并且信号能够正确传递。
6.进行测试：使用合适的输入数据测试电路。
先选择移位方向，然后输入要移位的数据，观察输出结果是否符合预期。
7.优化电路：根据测试结果来优化电路的性能和稳定性。
可能需要对电路布局进行调整，优化时序逻辑，以确保电路能够在正确的时钟频率下正常工作。
双向移位寄存器电路的设计过程需要考虑许多细节，包括输入输出接口的选择、移位控制逻辑的实现、移位寄存器的构建以及电路的布局和时序。
尽管这里只提供了一个简要的设计步骤，但是通过深入研究每个步骤，我们可以开始设计和实现一个功能完善且可靠的8位双向移位寄存器电路。
数字逻辑电路王秀敏第8章7.10第⼋章检测题⼀、可以⽤来暂时存放数据的器件叫寄存器。
⼆、移位寄存器除寄存数据功能外，还有移位功能。
三、某寄存器由D触发器构成，有4位代码要存储，此寄存器必须由 4 个触发器构成。
四、⼀个四位⼆进制加法计数器，由0000状态开始，问经过18个输⼊脉冲后，此计数器的状态为 0010 。
五、n级环形计数器的计数长度是n，n级扭环形计数器的计数长度是2n。
六、集成计数器的模值是固定的，但可以⽤清零法和置数法来改变它们的模值。
七、通过级联⽅式，把两⽚4位⼆进制计数器74161连接成为8位⼆进制计数器后，其最⼤模值是 256 ；将3⽚4位⼗进制计数器74160连接成12位⼗进制计数器后，其最⼤模值是4096 。
⼋、设计模值为38的计数器⾄少需要 6 个触发器。
习题[题8.1] 试画出⽤2⽚74LS194A 组成8位双向移位寄存器的逻辑图。
74LS194A 的功能表见表8.1.4。
解：电路逻辑图如图A8.1所⽰图A8.1[题8.2] 图P8.2所⽰电路是⽤8选1数据选择器74LS151和移位寄存器CC40194组成的序列信号发⽣器。
试分析在C P 脉冲作⽤下电路的输出序列信号（Y ）。
图P8.2解：74LS194A 组成3位扭环形计数器210Q Q Q :000→001 →011 →111 →110 →100 →000,因此74LS151输出013764Y D D D D D D …=111100…。
[题8.3] 分析图P8.3的计数器电路，画出电路的状态转换图，说明这是多少进制计数器。
⼗六进制计数器74161的功能表如表8.2.2所⽰。
图P8.3解：采⽤同步预置数法，31LD Q Q =。
计数器起始状态为0011，结束状态为1010，所以该计数器为⼋进制加法计数器。
状态转换图略。
[题8.4] 分析图P8.4的计数器电路，说明这是多少进制的计数器，并画出电路的状态转换图。
⼗进制计数器74160的功能表如表8.2.6所⽰。
目录摘要 (1)1 多功能双向移位寄存器 (2)1.1 基本工作原理 (2)1.2 基本实现方案 (2)2 电路图设计 (4)2.1 电路结构 (4)2.2 真值表 (4)3 Verilog描述8位双向移位寄存器 (6)4 程序仿真 (8)5 总结 (10)参考文献 (11)摘要移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。
在本设计中，使用硬件描述语言Verilog，在EDA工具QuartussII中，设计8位双向移位寄存器硬件电路，根据设计语言进行功能时序仿真，验证设计的正确性与可行性。
关键字：Verilog QuartusII 移位寄存器8位双向移位寄存器电路设计1 多功能双向移位寄存器1.1 基本工作原理移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。
在本设计中定义移位寄存器中的数据从低位触发器移向高位为右移，移向低位为左移。
为了扩展逻辑功能和增加使用的灵活性，某些双向移位寄存器集成电路产品又附加了并行输入、并行输出等功能。
如图1所示是上述几种工作模式的简化示意图。
并行输入并行输出右移串行输入（D IR 左移串行输出（D OL 右移串行输出（D OR ） D IL ）0123图1 多功能移位寄存器工作模式简图1.2 基本实现方案图2所示是实现数据保持、右移、左移、并行置入和并行输出的一种电路方案。
图中的D 触发器m FF 是N 为移位寄存器中的第m 位触发器，在其数据输入端插入了一个4选1数据选择器m MUX ，用2位编码输入10S S 、控制m MUX ，来选择触发器输入信号m D 的来源。
当100S S ==时，选择该触发器本身输出的m Q ，次态为1m n nm mQ D Q +==，使触发器保持状态不变；当100,1S S ==时，触发器1m FF -的输出1m Q -被选中，故CP 脉冲上升沿到来时，m FF 存入1m FF -此前的逻辑值，即1m 1n n m Q Q +-=，而1m +1n nm Q Q +=，从而实现右移功能；类似地，当101,0S S ==时，m MUX 选择1m Q +，实现左移功能；而当101S S ==时，则选中并行输入数据m DI ，其次态1n m m Q DI +=，从而完成并行数据的置入功能。
上述四种操作概述于表1，此外，在各触发器的输入端10~N Q Q ，可以得到N 位并行数据的输出。
图2 实现多功能双向移位寄存器的一种方案如表1所示，为图2多功能双向移位寄存器的功能表：表1 图2的功能表武汉理工大学《能力拓展训练》说明书2 电路图设计2.1 电路结构根据上一节的移位寄存器的一种基本实现方案，可以设计出8位双向移位寄存器，完整电路图如图3所示。
此电路由8个4选1数据选择器、8个带异步清零的D触发器组成。
所有的S S分别对应地接在一起，同时选择D触发器的信号数据来数据选择器编码端10源。
D触发器时钟端CP接一起，清零端CR也同样接在一起，这样可以保证级联D触发器的同步，和并行输出数据的清零。
另，每个D触发器的输出对应一位并行输入。
Dsr是右移串行数据输入端，Dsl是左移串行数据输入端，分别接最低有效位对应的数据选择器和最高有效位对应的数据选择器。
图3 8位双向移位寄存器2.2 真值表分析电路图，可得此8位双向移位寄存器的真值表，如表2所示：表2 8位双向移位寄存器真值表3 Verilog描述8位双向移位寄存器本设计通过行为级描述语句always描述了一个8位双向移位寄存器，它有两个选择输入端、两个串行数据输入端、8个并行数据输入端和8个并行数据输出端，完成的功能与图3的电路相同。
它有5种功能：异步置零、同步置数、左移、右移和保持状态不变。
当清零信号CR跳变到低电平时，寄存器的输出被异步置零；否则，当CR=1时，与时钟信号有关的4种功能由case语句中的两个选择输入信号S1和S0决定（在case后面S1、S0被拼接成2位矢量）。
设计程序如下://Behavioral description of Universal shift registermodule shift (S1,S0,D,Dsl,Dsr,Q,CP,CR);input S1,S0; //Select inputsinput Dsl,Dsr; //serial data inputinput CP,CR; //Clock and Resetinput [7:0]D; //Parallel Data inputoutput [7:0]Q; //Register ouputreg[7:0]Q;always @(posedge CP or negedge CR)if(~CR) Q <= 8'b00000000 ;elsecase ({S1,S0})2'b00:Q<=Q; //No change2'b01:Q<={Q[6:0],Dsr}; //Shift right2'b10:Q<={Dsl,Q[7:1]}; //Shift left2'b11:Q<=D; //Patallel load inputendcaseendmodule在程序中定义了一个模块（module）shift，在QuartusII中新建工程文件时，定义的顶层模块名需要与工程名保持一致，否则在编译时会出现错误。
模块前端为基本输入输出口的设置。
使用了行为级描述语言always，后跟if……else……判断语句，在循环执行过程中来根据输入信号判断做出相应的动作。
其中if（~CR） Q<=8’b00000000 ;表示当CR信号为低电平时，（~CR）则为1，此时将8为二进制数b00000000赋给Q，即实现移位寄存器的异步清零。
Case语句类似于C语言中的case语句，同样根据判断条件来选择要执行的分支语句。
在case中将S1和S0拼接为2位矢量，来共同决定判断结果。
同样，移位由串行输入和7个触发器的输入拼接起来进行描述，如Q<={Dsl,Q[7:1]};说明了左移操作，即在时钟信号CP上升沿作用下，将左移输入端Dsl的数据直接传给输出Q[7],而触发器输出端的数据左移一位，Q[7:1]传给Q[6:0]（即Q[7]->Q[6],Q[6]->Q[5],……，Q[1]->Q[0]）,于是，完成将数据左移一位的操作。
但是需要注意，上述程序中所注释的右移和左移方向与图3一致，而与Verilog描述语句中的排列和移动方向正好相反。
后者与一般技术机程序一致（即高位在左，低位在右）。
4 程序仿真在QuartuaII中建立shift工程，添加Verilog文件，编写源代码后，进行全编译。
编译成功后，即可对定义的模块进行功能仿真。
仿真步骤查看相关QuartusII书籍。
本设计中，将所有定义的引脚添加入仿真环境中，对输入数据进行强制设定，运行后观察输出波形及其时序图。
根据8位双向移位寄存器的真值表，仿真时，首先考察此移位寄存器的左移、右移、保持和并行输入的基本功能，然后再在串行输入端加入信号，观察移位寄存器的书序波形。
图4 基本功能时序图根据图4，观察S1和S0信号，每个基本功能的仿真之前都先强制S1=S0=1，即实现并行输入功能，给输入D[7:0]设置初值，然后再下一个周期对S1、S0进行改变，观察输出Q的变化。
程序中，语句always @(posedge CP or negedge CR)表示当有CP的上升沿或CR的下降沿时触发，因此可以从仿真时序图验证，D和Q的数据改变都发生在CP信号的上升沿。
在第一个CP周期上升沿之前，设定的D初值为128，上升沿到来，D是数据移入Q，Q值为128，Q的各位同并行输入D相同。
第二个CP 周期中，S1=S0=0，移位寄存器功能为保持，从时序图中验证知，Q的初值保持到第三个CP周期上升沿时刻。
在第三个CP周期初，设定并行输入D为15，第四个周期为保持，第五个周期，设定S1S0=01，则寄存器实现右移，换算到计算机运算中即为左移一位，数值增大1倍。
观察第五个周期CP上升沿之后，Q数值由15增大为30，Q的各位数值与D的各位数值比较，可以看出Q的D移位后的结果，此时串行输入的值为0，仿真验证正确。
第六个周期保持数据，第七个周期并行移入数据18，保持一个周期，在第九个周期中，S1S0=10，寄存器功能为左移，换算到计算机运算为右移，及数据变为原来的一半。
从仿真时序图知道，第九个CP上升沿到来后，Q数值变为9，功能仿真正确。
完成基本功能的仿真后，设置串行输入Dsl和Dsr，继续仿真然后观察时序图。
图5 加入串行输入时的仿真结果主要观察第五个周期，Q初值为15，寄存器功能设定为右移，右移串行输入为1，CP上升沿到来后，Q值增大为31，即增大到2倍后右在低位移入1。
同样在第九个周期中，寄存器设定功能为左移，CP上升沿到来后，原有的值18变为9，但是左移串行输入为1，从高位引入1，即为128+9=137，功能仿真结果正确。
5 总结通过此次的能力拓展训练，我初步掌握了Verilog硬件描述语言，学会了在QuartusII中设计一些简单的硬件电路，受益匪浅。
首先，通过查阅相关的资料，我初步地学会了使用Verilog语言编写基本的程序，熟悉了各寄存器的使用方法和数据传送与处理，根据Verilog来对这些基本的硬件进行行为级的描述。
在Verilog程序编写中，我还体会到了它强大的实序仿真功能，进而根据仿真结果来来辅助程序设计，直到达到预期的功能。
这个方法对以后进行Verilog程序的编写和硬件开发将起到很大的帮助。
其次，在本次能力拓展训练中，初次接触到QuartusII软件，在查阅相关资料后，对其功能及使用方法有了一定的掌握。
此外，在本次设计中，通过结合Verilog语言和QuartusII来定制所需要的硬件模块，具有针对性高的特点。
最后，通过本次能力拓展训练，再次加强了自身的硬件、软件相结合的动手设计能力，加强了自身通过查阅资料，自学设计的能力，极大地提高了专业能力，为以后毕业设计及走上社会岗位打下了坚实的基础。
如今，在电子产品设计中，EDA已经是越来越受欢迎的手段和方法了，掌握一种和多种EDA工具，入QuartusII和Altium Designer等，是当代大学生尤其是自动化专业学生必需的任务。
只有掌握足够的工具，才能在更深入的学习中，或将来的工作中熟练地运用这些工具进行相关设计研发。
参考文献[1]康华光.电子技术基础数字部分[M].北京:高等教育出版社, 2006[2]赵艳华,曹丙霞,张睿.基于Quartus II的FPGA/CPLD设计与应用[M].北京:电子工业出版社, 2009[3]周润景,苏良碧.基于Quartus II的数字系统Verilog HDL设计实例详解[M].北京:电子工业出版社,2010[4]乔庐峰,王志功.Verilog HDL数字系统设计与验证[M].北京:电子工业出版社,2009[5]何宾.EDA原理及Verilog实现[M].北京:清华大学出版社,2010。
