华南理工大学-数字系统设计实验报告汇总

系统设计的实验报告1. 实验目的本实验的目的是通过设计一个系统来解决某一特定问题，了解系统设计的过程和方法，并且实践系统设计的基本步骤和技巧。

通过本实验的实践，我们可以加深对系统设计概念的理解，并能够将所学知识应用到实际项目中。

2. 实验背景在我们日常的生活和工作中，我们会面临各种各样的问题，需要通过设计一个系统来解决。

系统设计是一种将问题转化为系统的方法，通过对系统进行设计和实施，可以提高问题解决的效率和质量。

因此，掌握系统设计的方法和技巧对于项目的成功实施非常重要。

3. 系统设计过程系统设计是一个复杂的过程，包括需求分析、系统架构设计、详细设计、实施等多个阶段。

下面将对每个阶段进行详细说明。

3.1 需求分析在需求分析阶段，我们需要明确系统的目标和功能需求，对用户需求进行调研和分析，以确定系统需要解决的问题和提供的功能。

在这个阶段，我们可以采用访谈、问卷调查和用户需求反馈等方法来收集和分析用户需求。

3.2 系统架构设计在系统架构设计阶段，我们需要确定系统的整体架构，包括系统的组成部分和各个部分之间的关系。

在这个阶段，我们可以采用系统框架图、组件图和流程图等方法来描述系统的结构和功能。

3.3 详细设计在详细设计阶段，我们需要将系统的功能进行详细的设计，包括各个模块的设计和接口的定义。

在这个阶段，我们可以采用类图、时序图和接口文档等方法来描述系统的细节设计。

3.4 实施在实施阶段，我们需要按照系统设计的要求进行系统的开发和实施。

在这个阶段，我们可以采用编码、测试和上线等方法来实现系统的功能并进行验证。

4. 实验结果与分析在本次实验中，我们设计了一个在线商城系统来解决电子商务的问题。

通过对实验结果的分析，我们发现该系统能够满足用户的需求，并且能够提供良好的用户体验。

通过本次实验的实践，我们加深了对系统设计的理解，并且学会了如何应用系统设计的方法和技巧。

5. 实验总结系统设计是一个复杂而重要的过程，需要进行需求分析、系统架构设计、详细设计和实施等多个阶段。

数字系统设计综合实验报告1）实验目的复习加法器的分类及工作原理。

掌握用图形法设计半加器的方法。

掌握用元件例化法设计全加器的方法。

掌握用元件例化法设计多位加法器的方法。

掌握用Verilog HDL语言设计多位加法器的方法。

学习运用波形仿真验证程序的正确性。

学习定时分析工具的使用方法。

2）实验原理加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。

目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。

加法器可分为1位加法器和多位加法器两大类。

1位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。

半加器如果不考虑来自低位的进位而将两个1位二进制数相加，称半加。

实现半加运算的电路则称为半加器。

若设A和B是两个1位的加数，S是两者相加的和，C是向高位的进位。

则由二进制加法运算规则可以得到。

全加器在将两个1位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。

实现全加运算的电路则称为全加器。

若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加的和，C是向高位的进位。

则由二进制加法运算规则可以得到：3）实验内容及步骤用图形法设计半加器，仿真设计结果。

用原件例化的方法设计全加器，仿真设计结果用原件例化的方法设计一个4为二进制加法器，仿真设计结果，进行定时分析。

用Verilog HDL语言设计一个4为二进制加法器，仿真设计结果，进行定时分析。

分别下载用上述两种方法设计4为加法器，并进行在线测试。

4)设计1）用图形法设计的半加器，如下图1所示，由其生成的符号如图2所示。

2）用元件例化的方法设计的全加器如图3所示，由其生成的符号如图4所示。

图三：图四：5）全加器时序仿真波形如图下图所示6）心得体会：第一次做数字系统设计实验，老师给我们讲了用图形法设计的全过程。

《数学实验》报告1． 问题描述讨论调和级数∑(1n ∞n=1)的变化规律，（1）画出部分和数列{Sn}变化的折线图，观察变化规律；（2）引入数列{Hn}：Hn=S2n – Sn ，作图观察其变化，猜测是否有极限 （3）引入数列｛Gn ｝：Gn=S2n ，作图观察其变化，寻找恰当的函数拟合；（4）讨论部分和数列｛Sn ｝的变化规律。

2． 问题分析与实验过程1n 随着n 的增大，其数值逐渐减少，因此可以猜测调和级数∑(1n∞n=1)曲线的变化趋势是逐步趋缓的。

根据这个，按照题目要求引入各种要求的数列，然后用MATLAB 进行求解，得出各个数列的曲线，然后进行分析得出结论。

在用MATLAB 求解时，把各个函数分成几个独立模块，方便调试。

程序：模块a ：实现显示调和级数∑(1n∞n=1)曲线变化的功能function test2a(n)fn = [1]; %定义fn 的初值为1 for i = 2:nfn = [fn,fn(i-1)+1/i]; %定义fn = ∑(1n ∞n=1)endplot(fn) %显示函数fn 的曲线变化图模块b: 实现显示数列{Hn}的曲线变化的功能 function test2b(n)fn = [1]; %定义fn 的初值为1 for i = 2:2*nfn = [fn,fn(i-1)+1/i]; %定义fn = ∑(1n ∞n=1)endHn = [1/2]; %定义Hn 的初值为0.5 for i = 1:nHn = [Hn,fn(2*i)-fn(i)];%定义Hn = ∑(12∗n∞n=1) - ∑(1n∞n=1)endplot(Hn) %显示函数Hn 的曲线变化图模块c ：实现显示数列{Gn}曲线变化的功能function test2c(n)Gn = [1.5]; %定义Gn 的初值为1.5 for i = 2:nGn = [Gn,Gn(i-1)+1/(2*i)+1/(2*i-1)];%定义Gn = ∑(12∗n ∞n=1)endplot(Gn) %显示函数Gn 的曲线变化图模块d:实现对数列{Gn}的拟合功能function y = test2d(n) Gn = [1.5]; for i = 2:nGn = [Gn,Gn(i-1)+1/(2*i)+1/(2*i-1)]; end xn = 1:n;Gn = exp(Gn); %令Gn = e ^(Gn)y = polyfit(xn,Gn,1) %对Gn = e ^(Gn)进行一阶拟合模块e ：实现比较数据跟拟合数据吻合程度的功能function y = test2e(n) Gn1 = [];for i = 1:nGn1 = [Gn1,log(3.5621*i+0.8910)];%设置拟合函数Gn1 = log（3.5621*i+0.8910）endGn2 = [1.5];for i = 2:nGn2 = [Gn2,Gn2(i-1)+1/(2*i)+1/(2*i-1)];endx = 1:n;plot(x,Gn1,'b',x,Gn2,'r*') %显示拟合函数Gn1和原始函数Gn2的曲线图进行比较，确定两个函数的吻合程度。

一、实验目的1. 理解数字系统设计的基本概念和流程。

2. 掌握数字电路的基本设计方法和技巧。

3. 熟悉常用数字集成电路的使用方法。

4. 培养实际动手能力和团队协作精神。

二、实验内容本次实验主要围绕数字系统设计展开，包括以下几个方面：1. 数字电路原理图绘制与仿真2. 数字系统硬件描述语言（HDL）编程3. 顶层模块设计4. 系统仿真与调试三、实验步骤1. 数字电路原理图绘制与仿真（1）根据实验要求，设计数字电路原理图，如数字时钟、移位寄存器等。

（2）使用Multisim等仿真软件对原理图进行仿真，验证电路功能。

2. 数字系统硬件描述语言（HDL）编程（1）根据原理图，使用Verilog或VHDL等HDL语言编写代码。

（2）对代码进行语法检查，确保代码正确。

3. 顶层模块设计（1）根据实验要求，设计顶层模块，如数字时钟控制器、移位寄存器控制器等。

（2）将底层模块（如计数器、触发器等）集成到顶层模块中。

4. 系统仿真与调试（1）使用仿真软件对顶层模块进行仿真，验证系统功能。

（2）根据仿真结果，对代码进行修改和优化，直至系统功能满足要求。

四、实验结果与分析1. 数字电路原理图绘制与仿真（1）原理图设计：根据实验要求，设计了一个数字时钟电路原理图，包括分频器、计数器、触发器等模块。

（2）仿真结果：通过仿真软件对原理图进行仿真，验证了电路功能。

2. 数字系统硬件描述语言（HDL）编程（1）代码编写：使用Verilog语言编写了数字时钟电路的代码，包括分频器、计数器、触发器等模块。

（2）代码验证：通过语法检查，确保代码正确。

3. 顶层模块设计（1）顶层模块设计：根据实验要求，设计了一个数字时钟控制器顶层模块，将底层模块集成到顶层模块中。

（2）系统仿真：通过仿真软件对顶层模块进行仿真，验证了系统功能。

4. 系统仿真与调试（1）系统仿真：通过仿真软件对顶层模块进行仿真，验证了系统功能。

（2）调试：根据仿真结果，对代码进行修改和优化，直至系统功能满足要求。

实验三基于状态机的交通灯控制地点：31号楼312房；实验台号：12实验日期与时间：2017年12月08日评分：预习检查纪录：批改教师：报告内容：一、实验要求1、开发板上三个led等分别代表公路上红黄绿三种颜色交通灯。

2、交通灯状态机初始状态为红灯，交通灯工作过程依次是红→绿→黄→红。

3、为了方便观察，本次实验要求红灯的显示时间为9s，绿灯显示时间为6s，黄灯显示时间为3s，时间需要倒计时，在数码管上显示。

编程之前要求同学们先画好ASM图。

4、1Hz分频模块请采用第二次实验中的内容，7段码显示模块请参考书本相关内容。

5、第三次实验课用到EP2C8Q208C8通过74HC595驱动数码管，有两种方法写该模块代码：方法1，用VHDL语言写，（自己写VHDL代码有加实验分）。

方法2，可调用verilog数码管驱动模块，该模块在附件“seg.zip”中。

和其它VHDL编写的模块可以混搭在一个电路图中使用。

EP2C8Q208C8的SCTP，SHCP，SER＿DATA数码管信号线通过两块74HC595集成块，再驱动数码管。

6、芯片型号：cyclone:EP2C8Q208C8,开发板所有资料都在“新板”附件中，其中管脚配置在实验要求中是不对的，以“新板”附件中为准。

二、实验内容1设计要求开发板上三个led等分别代表公路上红黄绿三种颜色交通灯。

交通灯状态机初始状态为红灯，交通灯工作过程依次是红→绿→黄→红。

本次实验要求红灯的显示时间为9s，绿灯显示时间为6s，黄灯显示时间为3s，时间需要倒计时，在数码管上显示。

2设计思路(1)数码管驱动第三次实验课用到EP2C8Q208C8通过74HC595驱动数码管，有两种方法写该模块代码：方法1，用VHDL语言写，（自己写VHDL代码有加实验分）。

方法2，可调用verilog数码管驱动模块，该模块在附件“seg.zip”中。

和其它VHDL 编写的模块可以混搭在一个电路图中使用。

实验项目四信号存储与回放实验报告吴衡106040363王皓106040026目录摘要和关键词 (2)一．设计任务与要求 (2)1.1 设计任务 (2)1.2 技术指标 (2)1.3 题目评析 (2)二．实验方案 (2)2.1方案流程图 (2)2.2方案解析 (3)三．系统硬件设计 (3)3.1 系统的总体设计(设计思想、设计步骤)，系统的计算。

(3)3.2 单元电路(或称功能模块)的设计，单元的参数计算。

(4)3.3 单元电路的功能以及工作原理的分析(单元具体电路图)。

(4)3.3.1直通回路模块： (4)3.3.2存储第一个数据的存储器模块： (5)3.3.3 DPCM模块： (6)3.3.4解码器模块： (6)3.3.5单次播放控制器： (7)3.3.6主控片段与RAM模块： (7)四．代码算法解析 (8)4.1存储第一个数据的存储器模块代码（cunchu.vhdl） (8)代码解析： (8)4.2DPCM模块代码：（zhuanhuan.vhdl） (8)代码解析： (9)4.3解码器模块代码：（shuzhi.vhdl） (9)代码解析： (9)4.4单次播放控制器代码：（kongzhi2.vhdl） (10)代码解析： (10)4.5主控片段模块代码：（kongzhi.vhdl） (10)代码解析： (11)五．系统测试 (11)5.1 RAM测试： (11)5.2 各模块测试： (11)5.3 示波器输出： (12)六．附录 (12)6.1 存储第一个数据的存储器模块代码：（cunchu.vhdl） (12)6.2 DPCM模块代码：（zhuanhuan.vhdl） (13)6.3 解码器模块代码：（shuzhi.vhdl） (13)6.4 单次播放控制器代码：（kongzhi2.vhdl） (14)6.5 主控片段模块代码：（kongzhi.vhdl） (14)6.6 电路总实验图： (16)七．实验声明 (16)摘要和关键词:信号存储、回放，ADC、DPCM、信号、解码一．设计任务与要求1.1 设计任务设计并制作一个数字化信号存储与回放系统。

数字系统设计实验共八个实验报告课程：数字系统设计班级：08电52姓名：马帼英实验日期：2011/4/11~2011/4/30目录1实验一基本组合逻辑电路设计实验 (3)2实验二加法器设计 (4)3实验三译码器设计 (6)4实验四计数器设计 (8)5实验五阻塞与非阻塞区别验证 (10)6实验六累加器设计 (12)7实验七数码管扫描电路设计 (14)8实验八数字频率计设计 (17)实验一实验名称：基本组合逻辑电路设计实验第1 组同组人：刘秀秀，马帼英一、实验目的：熟悉MAX+plus 软件的使用二、实验电路：三、波形图：实验二实验名称：加法器设计第1 组同组人：刘秀秀，马帼英一、实验目的：（1）复习加法器的分类及工作原理；（2）掌握用图形法设计半加器的方法；（3）掌握用元件例化法设计全加器的方法；（4）掌握用元件例化法设计多位加法器的方法；（5）掌握用Verilog HDL语言设计多位加法器的方法；（6）学习运用波形仿真验证程序的正确性；学习定时分析工具的使用方法。

二、实验电路：三、实验步骤：1）首先在原理图输入方式下设计出1位的半加器，并进行仿真验证；2）在原理图输入方式下采用调用半加器元件的方式设计出1位的全加器，并进行仿真验证；3）下载全加器电路，并进行在线测试。

四、实验结果分析、体会：实验过程中需注意的几点：1）保存所设计的原理图文件时，注意后缀名为.gdf；2）编程下载前一定要进行时序编译；3）分配引脚时要注意输入输出端口编号一定要与实验箱上的输入输出端口引脚号相对应。

五、思考题：1时序仿真波形图上出现了什么现象？其产生的原因是什么呢？如何进行消除？答：在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。

解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

2请比较分析用元件例化法与语言进行设计的4位加法器的定时分析结果。

一、实验目的1. 熟悉数字系统设计的基本流程和方法；2. 掌握数字系统硬件描述语言（如Verilog）的基本语法和设计方法；3. 培养动手实践能力，提高数字系统设计水平；4. 了解数字系统设计中常用模块的功能和实现方法。

二、实验内容1. 数字系统硬件描述语言（Verilog）编程2. 数字系统模块设计3. 数字系统仿真与调试三、实验步骤1. 设计数字系统模块（1）分析数字系统功能需求，确定模块功能；（2）根据模块功能，设计模块的输入输出端口和内部结构；（3）使用Verilog语言编写模块代码。

2. 编写顶层模块（1）根据数字系统功能需求，设计顶层模块的输入输出端口和内部结构；（2）将已设计的模块实例化，连接各模块端口；（3）编写顶层模块代码。

3. 仿真与调试（1）使用仿真工具（如ModelSim）对顶层模块进行仿真；（2）观察仿真波形，分析模块功能是否满足设计要求；（3）根据仿真结果，对模块代码进行修改和优化；（4）重复步骤（2）和（3），直至模块功能满足设计要求。

四、实验结果与分析1. 数字系统模块设计（1）设计了一个4位加法器模块，包括两个4位输入端口、一个4位输出端口和两个进位输出端口；（2）设计了一个2位乘法器模块，包括两个2位输入端口和一个4位输出端口；（3）设计了一个8位存储器模块，包括一个8位输入端口、一个8位输出端口和一个地址输入端口。

2. 顶层模块设计（1）根据功能需求，设计了一个包含加法器、乘法器和存储器的数字系统顶层模块；（2）将已设计的模块实例化，连接各模块端口；（3）编写顶层模块代码。

3. 仿真与调试（1）使用ModelSim对顶层模块进行仿真；（2）观察仿真波形，发现加法器和乘法器功能正常，但存储器模块存在错误；（3）分析存储器模块代码，发现地址输入端口的逻辑关系错误；（4）修改存储器模块代码，重新进行仿真，验证模块功能正确。

五、实验总结1. 通过本次实验，掌握了数字系统设计的基本流程和方法；2. 学会了使用Verilog语言进行数字系统模块设计；3. 培养了动手实践能力，提高了数字系统设计水平；4. 了解数字系统设计中常用模块的功能和实现方法。

数字系统设计及实验实验报告一、实验目的数字系统设计及实验课程旨在让我们深入理解数字逻辑的基本概念和原理，掌握数字系统的设计方法和实现技术。

通过实验，我们能够将理论知识应用于实际，提高解决问题的能力和实践动手能力。

本次实验的具体目的包括：1、熟悉数字电路的基本逻辑门、组合逻辑电路和时序逻辑电路的设计方法。

2、掌握使用硬件描述语言（如 Verilog 或 VHDL）进行数字系统建模和设计。

3、学会使用相关的电子设计自动化（EDA）工具进行电路的仿真、综合和实现。

4、培养团队合作精神和工程实践能力，提高解决实际问题的综合素质。

二、实验设备和工具1、计算机：用于编写代码、进行仿真和综合。

2、 EDA 软件：如 Quartus II、ModelSim 等。

3、实验开发板：提供硬件平台进行电路的下载和测试。

4、数字万用表、示波器等测量仪器：用于检测电路的性能和信号。

三、实验内容1、基本逻辑门电路的设计与实现设计并实现与门、或门、非门、与非门、或非门和异或门等基本逻辑门电路。

使用 EDA 工具进行仿真，验证逻辑功能的正确性。

在实验开发板上下载并测试实际电路。

2、组合逻辑电路的设计与实现设计一个 4 位加法器，实现两个 4 位二进制数的相加。

设计一个编码器和译码器，实现数字信号的编码和解码。

设计一个数据选择器，根据控制信号选择不同的输入数据。

3、时序逻辑电路的设计与实现设计一个同步计数器，实现模 10 计数功能。

设计一个移位寄存器，实现数据的移位存储功能。

设计一个有限状态机（FSM），实现简单的状态转换和控制逻辑。

四、实验步骤1、设计方案的确定根据实验要求，分析问题，确定电路的功能和性能指标。

选择合适的逻辑器件和设计方法，制定详细的设计方案。

2、代码编写使用硬件描述语言（如 Verilog 或 VHDL）编写电路的代码。

遵循代码规范，注重代码的可读性和可维护性。

3、仿真验证在 EDA 工具中对编写的代码进行仿真，输入不同的测试向量，观察输出结果是否符合预期。

数字系统设计实验报告1. 引言数字系统设计是计算机科学与工程中的重要领域之一。

本实验旨在通过设计一个基本的数字系统，深入理解数字系统的原理和设计过程。

本文将按照以下步骤详细介绍实验的设计和实施。

2. 实验目标本实验旨在设计一个简单的数字系统，包括输入、处理和输出三个模块。

具体目标如下： - 设计一个输入模块，用于接收用户的输入数据。

- 设计一个处理模块，对输入数据进行特定的处理。

- 设计一个输出模块，将处理结果展示给用户。

3. 实验设计3.1 输入模块设计输入模块主要用于接收用户的输入数据，并将其传递给处理模块进行处理。

在本实验中，我们选择使用键盘作为输入设备。

具体设计步骤如下： 1. 初始化输入设备，确保能够正确接收用户输入。

2. 设计输入缓冲区，用于存储用户输入的数据。

3. 实现输入函数，将用户输入的数据存储到输入缓冲区中。

3.2 处理模块设计处理模块是数字系统的核心部分，负责对输入数据进行特定的处理。

在本实验中，我们选择设计一个简单的加法器作为处理模块。

具体设计步骤如下： 1. 定义输入数据的格式和表示方法。

2. 实现加法器的逻辑电路，可以通过使用逻辑门和触发器等基本组件来完成。

3. 设计加法器的控制电路，用于控制加法器的运算过程。

4. 验证加法器的正确性，可以通过给定一些输入数据进行测试。

3.3 输出模块设计输出模块用于将处理结果展示给用户。

在本实验中，我们选择使用显示器作为输出设备。

具体设计步骤如下： 1. 初始化输出设备，确保能够正确显示处理结果。

2. 设计输出缓冲区，用于存储待显示的数据。

3. 实现输出函数，将输出数据从输出缓冲区中传输到显示器上。

4. 实验实施4.1 输入模块实施根据3.1节中的设计步骤，我们首先初始化输入设备，然后设计输入缓冲区，并实现相应的输入函数。

4.2 处理模块实施根据3.2节中的设计步骤，我们定义输入数据的格式和表示方法，然后实现加法器的逻辑电路和控制电路。

数字系统的设计与实验学院：专业：班级：学号：姓名指导老师2013 年12月 10 日实验一原码反码发生器一实验目的：1、掌握组合逻辑电路的基本设计方法。

2、学习波形仿真的方法。

3、加深对最简单的二进制原码、反码的理解，灵活运用基本的逻辑门。

二实验内容1、设计的电路应具备以下功能：A．包含如下端口：一个选择信号端口，一个8位二进制输入端口，一个原码/反码输出端口。

B. 选择信号的逻辑状态为0时输出原码；逻辑状态为1时输出反码。

2、完成电路设计。

3、对设计的正确性进行验证。

三实验要求1、列出所要实现的功能的真值表。

2、画出电路的逻辑图。

3、编写用VHDL语言描述的源程序。

library ieee;use ieee.std_logic_1164.all;entity shiyan1 isport (cin : in std_logic_vector(7 downto 0);fin : in std_logic;cout: out std_logic_vector(7 downto 0));end shiyan1;architecture behave of shiyan1 isbeginprocess(fin)begincase fin iswhen '1' => cout <= not cin;when '0' => cout <= cin;when others => null;end case;end process;end behave;4、在MAX 软件平台上完成编译和功能仿真。

一、信号端口为0时二、信号端口为1总结：经过上个实验后，对maxplu件有了一定了解，对于 VHDL也更加熟悉，首先构造真值表，画出逻辑电路图，然后编写程序生成仿真波形图。

在编写程序的时候也出现了一些错误，比如是将单个字符用双引号，结果编译通不过。

老是报错。

实验报告 课程名称： 数字系统设计实验Ⅰ 指导老师： 屈民军/唐奕/马洪庆 成绩：__________________ 实验名称： 补充实验一 常用组合电路模块的设计和应用_实验类型：设计型_一、实验目的和要求（必填） 二、实验内容和原理（必填）三、主要仪器设备（必填） 四、操作方法和实验步骤五、实验数据记录和处理 六、实验结果与分析（必填）七、讨论、心得一、 实验目的略二、 实验内容和原理实验内容：1. 任务一两数之差的绝对值电路的设计（1）编写一位全加器的Verilog HDL 代码，并用ModelSim 软件进行功能仿真。

（2）编写N 位二选一数据选择器的Verilog HDL 代码及其测试代码，并用ModelSim 软件进行功能仿真。

注意，N 为参数，表示数据选择器数的位数。

（3）编写N 位比较器的Verilog HDL 代码，并用ModelSim 软件进行功能仿真。

注意，N 为参数，表示比较器的位数。

（4）对两数之差的绝对值电路进行功能仿真。

（5）建立ISE 工程文件，对工程进行综合、引脚约束、实现，并下载到开发实验板中对设计进行验证，注意：①本设计为组合电路，所以无需进行时序约束。

②本设计的引脚约束内容如表A.2所示。

2. 任务二模式比较器编写模式比较器的Verilog HDL 代码，并用ModelSim 软件进行功能仿真。

实验原理略 三、 主要仪器设备计算机四、 操作方法和实验步骤1、 依照给出的顶层设计代码完善各模块代码：比较器中用if 语句比较a ，b 大小并靠改变agb 的值输出结果；数据选择器直接用assign 连续赋值语句，根据sel 的值选择输出；全加器考虑进位，因此根据二进制特点将位输出用异或运算表示，将进位输出用与或运算表示；2、 将代码复制到虚拟机，打开Modelsim 进行功能仿真，中途出现的error/warning 等尝试修改代码进行修复，直到仿真成功。

然后观察波形，分析设计代码是否正确；3、 打开ISE 工程文件，对工程进行综合、引脚约束、实现，并在实验室将工程下载到开发实验板中对设计进行验证。

第1篇一、实验目的1. 理解数字系统电路的基本原理和组成。

2. 掌握数字电路的基本实验方法和步骤。

3. 通过实验加深对数字电路知识的理解和应用。

4. 培养学生的动手能力和团队合作精神。

二、实验原理数字系统电路是由数字逻辑电路构成的，它按照一定的逻辑关系对输入信号进行处理，产生相应的输出信号。

数字系统电路主要包括逻辑门电路、触发器、计数器、寄存器等基本单元电路。

三、实验仪器与设备1. 数字电路实验箱2. 数字万用表3. 示波器4. 逻辑分析仪5. 编程器四、实验内容1. 逻辑门电路实验（1）实验目的：熟悉TTL、CMOS逻辑门电路的逻辑功能和测试方法。

（2）实验步骤：1）搭建TTL与非门电路，测试其逻辑功能；2）搭建CMOS与非门电路，测试其逻辑功能；3）测试TTL与门、或门、非门等基本逻辑门电路的逻辑功能。

2. 触发器实验（1）实验目的：掌握触发器的逻辑功能、工作原理和应用。

（2）实验步骤：1）搭建D触发器电路，测试其逻辑功能；2）搭建JK触发器电路，测试其逻辑功能；3）搭建计数器电路，实现计数功能。

3. 计数器实验（1）实验目的：掌握计数器的逻辑功能、工作原理和应用。

（2）实验步骤：1）搭建同步计数器电路，实现加法计数功能；2）搭建异步计数器电路，实现加法计数功能；3）搭建计数器电路，实现定时功能。

4. 寄存器实验（1）实验目的：掌握寄存器的逻辑功能、工作原理和应用。

（2）实验步骤：1）搭建4位并行加法器电路，实现加法运算功能；2）搭建4位并行乘法器电路，实现乘法运算功能；3）搭建移位寄存器电路，实现数据移位功能。

五、实验结果与分析1. 逻辑门电路实验通过搭建TTL与非门电路和CMOS与非门电路，测试了它们的逻辑功能，验证了实验原理的正确性。

2. 触发器实验通过搭建D触发器和JK触发器电路，测试了它们的逻辑功能，实现了计数器电路，验证了实验原理的正确性。

3. 计数器实验通过搭建同步计数器和异步计数器电路，实现了加法计数和定时功能，验证了实验原理的正确性。

一、实验目的加深对LTI 系统的理解以及分析。

二、实验原理系统输入、输出关系可用以下差分方程描述：∑∑==-=-Mk k Nk kk n x p k n y d][][系统响应为如下的卷积计算式：∑∞-∞=-=*=m m n h m x n h n x n y ][][][][][当Nk d k ,...2,1,0==时，h[n]是有限长度的（n ：[0，M]），称系统为FIR 系统；反之，称系统为IIR 系统。

系统的转移函数为 NN M M z d z d d z p z p p z D z p z H ----++++++==......)()()(110110三、实验内容1、用函数y=filter(p,d,x)实现差分方程的仿真，也可以用函数 y=conv(x,h)计算卷积，用y=impz(p,d,N)求系统的冲激响应，再用卷积来计算任意信号作用于系统的响应。

求两个系统]1[][]2[125.0]1[75.0][--=-+-+n x n x n y n y n y]}4[]3[]2[]1[{25.0][-+-+-+-=n x n x n x n x n y 各自的冲激响应，并且比较filter和conv 函数的区别实验代码如下：clear%离散时间序列x[n] n = 0:9; x = 5*exp(-n); subplot(4,2,1); stem(n,x)title('离散时间序列x[n]');%用filter函数滤波a1 = [1 , 0.75 , 0.125];b1 = [1 , -1];y1 = filter(b1,a1,x);subplot(4,2,3);stem(n,y1)title('filter滤波1');a2 = [1];b2 = [0 , 0.25 , 0.25 , 0.25 , 0.25];y2 = filter(b2,a2,x);subplot(4,2,4);stem(n,y2)title('filter滤波2');%求系统的冲激响应h1 = impz(b1,a1,10);subplot(4,2,5);stem(n,h1)title('冲激响应1');h2 = impz(b2,a2,10);subplot(4,2,6);stem(n,h2)title('冲激响应2');%用conv函数计算卷积y3 = conv(x,h1);subplot(4,2,7);stem(y3)title('卷积1');y4 = conv(x,h2);subplot(4,2,8);stem(y4)title('卷积2');实验结果如下：离散时间序列x[n]filter 滤波2冲激响应1冲激响应22468101214161820卷积22、用函数[z ，p ，K]=tf2zp （num ，den ）求得有理分式形式的系统转移函数的零、极点，用函数zplane （z ，p ）绘出零、极点分布图；也可以用函数zplane （num ，den ）直接绘出有理分式形式的系统转移函数的零、极点分布图。

实验十二 数字系统综合设计一. 实验目的1.进一步提高独立分析问题和解决问题的能力。

2.掌握数字系统的分析和设计方法。

3.对数字集成电路的综合应用有进一步的认识和理解。

二. 设计题目：制作一个简易的电子秒表功能要求:（1） 具有两位数码显示。

分别显示1/10秒和秒计数。

（2） 有两个按键分别控制启动（开始计时）/停止和清零。

功能表如下：三、概述：要完成题目要求的电子秒表功能，系统应具有如下几部分电路：1、 定时电路；题目要求最小计时单位为1/10秒，即100ms 。

这部分电路必须能准确的产生周期为100ms （频率为10Hz ）的时钟信号。

2、 计时电路：题目要求系统具有两位显示器，分别显示秒和1/10秒信号。

所以本系统应具有两个十进制计数器，分别对定时信号进行计数，以产生1/10秒和秒计数。

系统计数范围从0.0～9.9秒。

3、 显示译码驱动电路：将计数器的计数结果（BCD 码）通过译码器译成七段显示码并驱动LED 数码管显示出来。

4、 控制电路：根据题目要求，本电子秒表应具有两个按键。

其中一个控制秒表的启/停，本按键应有自锁功能，按一次启动计时，再按一次停止计时。

另一个按键控制清“0”，本按键不需自锁，按下时系统清“0”；放开时系统回复正常计时功能。

系统电路结构框图如图1所示。

图1 系统结构框图四、电路设计方案：1、定时电路：系统的定时电路要求产生周期为100ms的时钟信号。

根据我们学过的知识，此电路可由下述几种方案实现：方案1：用555定时器构成多谐振荡器。

定时器是电子秒表的核心，其作用是产生一个标准频率的脉冲信号。

振荡频率的精度和稳定度决定了秒表的质量。

图2采用集成电路555定时器与RC组成的多谐振荡器。

输出的脉冲频率为f S=1/[(R1+2R2)C1ln2]，周期T=0.69（R1+2R2）C1。

若参数选择：R1= K 、R2= K欧姆，C1=4.7 uF时，可以得到100毫秒脉冲信号。

一，实验要求：1. 熟悉Quartus软件的使用2．熟悉VHDL程序结构二，实验内容：掌握建立工程、设计输入、编译、时序仿真等开发流程；至有仿真结果为止。

要理解VHDL代码意思，将软件和硬件结合起来，掌握开发流程。

特别提醒：工程名一定要同顶层文件名（总电路图）一致；实体名一定要同当前待编译文件名一致；当前文件做编译之前一定要先设为顶层文件（点击Project中Set as Top-Level Entity）。

三，实验设计原理；（一）SCUT-EDA开发平台华南理工大学自主开发了EDA实验平台younever_v1.2，如图6-1所示。

该平台选用了Altera公司的Cyclone ii芯片，配套了丰富的硬件资源，主要包括电源稳压电路、8位七段数码管、1602液晶屏接口、音频接口、串行配置芯片EPCS16、温度传感器、VGA接口、Ps2接口、9针串口、EEPROM、红外接收与发送电路、下载接口、DM9000A驱动的网卡接口等，其顶层PCB如图6-2所示。

该实验平台配置灵活，各模块电路独立工作，可通过跳线设置是否与芯片连接，能够完成多种实验与课程设计。

（二）Quartus II软件设计流程1.基于Quartus II的数字系统设计流程Quartus II的开发流程如图错误！文档中没有指定样式的文字。

-1所示。

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-1 QuartusⅡ的开发流程图错误！文档中没有指定样式的文字。

-1中的流程：设计输入->综合->布线布局->时序分析->仿真->编程配置，在Quartus II中综合、布线布局、时序分析都包含在编译中，也就是在点击Start Complication后，软件会自动完成这三部分的功能。

2.Quartus II软件使用介绍图错误！文档中没有指定样式的文字。

-2显示Quartus II图形用户界面为设计流程每个阶段所提供的功能。

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