数字集成电路必备考前复习总结

数字集成电路考试知识点一、数字逻辑基础。

1. 数制与编码。

- 二进制、十进制、十六进制的相互转换。

例如，将十进制数转换为二进制数可以使用除2取余法；将二进制数转换为十六进制数，可以每4位二进制数转换为1位十六进制数。

- 常用编码，如BCD码（8421码、余3码等）。

BCD码是用4位二进制数来表示1位十进制数，8421码是一种有权码，各位的权值分别为8、4、2、1。

2. 逻辑代数基础。

- 基本逻辑运算（与、或、非）及其符号表示、真值表和逻辑表达式。

例如，与运算只有当所有输入为1时，输出才为1；或运算只要有一个输入为1，输出就为1；非运算则是输入和输出相反。

- 复合逻辑运算（与非、或非、异或、同或）。

异或运算的特点是当两个输入不同时输出为1，相同时输出为0；同或则相反。

- 逻辑代数的基本定理和规则，如代入规则、反演规则、对偶规则。

利用这些规则可以对逻辑表达式进行化简和变换。

- 逻辑函数的化简，包括公式化简法和卡诺图化简法。

卡诺图化简法是将逻辑函数以最小项的形式表示在卡诺图上，通过合并相邻的最小项来化简逻辑函数。

二、门电路。

1. 基本门电路。

- 与门、或门、非门的电路结构（以CMOS和TTL电路为例）、电气特性（如输入输出电平、噪声容限等）。

CMOS门电路具有功耗低、集成度高的优点；TTL门电路速度较快。

- 门电路的传输延迟时间，它反映了门电路的工作速度，从输入信号变化到输出信号稳定所需要的时间。

2. 复合门电路。

- 与非门、或非门、异或门等复合门电路的逻辑功能和实现方式。

这些复合门电路可以由基本门电路组合而成，也有专门的集成电路芯片实现其功能。

三、组合逻辑电路。

1. 组合逻辑电路的分析与设计。

- 组合逻辑电路的分析方法：根据给定的逻辑电路写出逻辑表达式，化简表达式，列出真值表，分析逻辑功能。

- 组合逻辑电路的设计方法：根据逻辑功能要求列出真值表，写出逻辑表达式，化简表达式，画出逻辑电路图。

2. 常用组合逻辑电路。

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用 Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量综合可以相互转化加了功耗信息一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、EDA设计流程IP设计系统设计（SystemC）模块设计（verilog）版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)：.db（不可读） .lib（可读）.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷（ESD保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。

1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。

2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。

等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。

3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。

摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献:（1）特征尺寸不断缩小，大约每3年缩小 1.41倍；（2）芯片面积不断增大，大约每3年增大 1.5倍；（3）器件和电路结构的改进。

4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。

5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。

直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。

6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。

但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。

只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo ——晶体管本征延迟时间；UL ——最大逻辑摆幅，即最大电源电压；Cg ——扇出栅电容(负载电容)；Cw ——内连线电容；Ip ——晶体管峰值电流。

第一章数字集成电路介绍第一个晶体管，Bell实验室，1947第一个集成电路，Jack Kilby，德州仪器，1958摩尔定律：1965年，Gordon Moore预言单个芯片上晶体管的数目每18到24个月翻一番。

(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。

这一模型含有用来在下一层次上处理这一模块所需要的所有信息。

固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。

可变成本（重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。

每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。

可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。

一个门对噪声的灵敏度是由噪声容限NM L（低电平噪声容限）和NM H（高电平噪声容限）来度量的。

为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。

NM H =V OH - V IH NM L = V IL - V OL再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。

一个门的VTC应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。

理想数字门特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。

传播延时、上升和下降时间的定义传播延时tp定义了它对输入端信号变化的响应有多快。

它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。

上升和下降时间定义为在波形的10%和90%之间。

对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。

数字集成电路复习要点⼀、简答题1.集成电路发展的特点：速度变快，I/O增多，⼯作电压下降……A，特征尺⼨越来越⼩，B，单个芯⽚晶体管数⽬越来越多，速度越来越快，电压越来越⼩，层数越来越多，端⼝越来越多，功耗越来越低2.P181⼤扇⼊的“设计技术”。

A，调整晶体管尺⼨B，逐级加⼤晶体管尺⼨C，重新安排输⼊D，重组逻辑结构（把光键路径上的晶体管靠近门的输出端）3.简述集成电路⼯艺中典型的光刻步骤及其相互关系。

（P28）氧化层，涂光刻胶，光刻机曝光，光刻胶的显影和烘⼲，酸刻蚀，旋转清洗和⼲燥，各种⼯艺加⼯步骤，去除光刻胶4.什么是多晶⾃对准⼯艺，有哪些优点？（P32）在掺杂之前形成图形的多晶硅栅实际确定了沟道区的确切位置，从⽽也确定了源区和漏区的位置。

它使源和漏这两个区域相对于栅具有⾮常精确的位置，有助于减⼩晶体管中的寄⽣电容。

5.CMOS逻辑门特性：(全摆幅，⽆⽐性，低输出阻抗，⾼输⼊阻抗，⽆静态功耗。

)A，电压摆幅等于电源电压，噪声容很⼤，B，逻辑电平与器件的相对尺⼨⽆关，⽆⽐逻辑，C，具有低输出阻抗，⾼输⼊阻抗，D，不消耗任何静态功率6.伪NCMOS门逻辑的特点A，减少晶体管的数⽬，由2N减到N+1，B，速度快缺点：⼩的噪声容限和⼤的静态功耗6.传输管逻辑的优点是什么？有哪些缺点，解决的办法是什么？优点：结构简单，阀值损失⼩，硬件开销⼩缺点：延时⾼，仅含NMOS的传输管将引起静态功耗并减⼩噪声容限解决办法：避免开关长串联以减⼩延时，增加电平恢复晶体管以消除静态功耗7.什么是时钟馈通，有何危害？(P215)原理：电容耦合的特殊情况，由在预充电器件的时钟输⼊和动态输出节点之间电容耦合引起的效应，当下拉⽹络不导通时，这⼀电容耦合会在时钟由低⾄⾼翻转时，引起的动态节点输出上升到VDD以上；⽽快速上升和下降时时钟边沿会耦合到信号节点上。

特点：a）可能使预充电管正常情况下反偏结⼆极管变为正向偏置，使电⼦注⼊到衬底中，被附近处于⾼电平的⾼阻节点收集，导致出错。

数字集成电路考试重点集成电路设计测试站点1。

填空1。

NML和NMH的概念，热电势，D触发器，D锁存器，施密特触发器低电平噪声容限:VIL-VOL高电平噪声容限:VOH-VIH该容限应大于零热电势:当两种不同的金属相互接触时，如果接触端和非接触端的温度不相等，两种金属之间产生的电势差称为热电势2.金属氧化物半导体晶体管的动态响应之间有什么关系？(本征电容P77)金属氧化物半导体晶体管的动态响应值取决于其充放电期间的本征寄生电容以及由互连线和负载引起的额外电容所需的时间本征电容的源极:基本金属氧化物半导体结构、沟道电荷和漏极以及源极反向偏置PN结耗尽区 3.设计技术(其他测试点与此知识点相似)P147如何降低栅极的传播延迟:降低CL:负载电容主要由以下三个主要部分组成:栅极本身的内部扩散电容、互连电容和扇出电容增加晶体管的纵横比并增加VDD 4。

具有比率逻辑和无与伦比的逻辑具有特定的逻辑:特定的逻辑试图减少实现给定逻辑功能所需的晶体管数量，但通常以降低稳定性和额外功耗为代价。

诸如之类的门不使用有源下拉和上拉网络的组合，而是由实现逻辑功能的NMOS下拉网络和简单的加载设备组成。

无与伦比的逻辑:逻辑电平独立于器件相对大小的门称为无与伦比的逻辑特定逻辑:逻辑电平由构成逻辑的晶体管的相对大小决定。

5. 时序电路的特点:记忆功能原理:(1)基本反馈；(b)电容储存电荷6。

信号完整性(电荷共享，泄漏)信号完整性问题:电荷泄漏电荷共享容性耦合时钟馈通7。

存储器和存储分类按存储模式分为随机存储器:任何存储单元的内容都可以随机访问，访问时间与存储单元的物理位置无关顺序存储器:只能按一定顺序访问，访问时间与存储单元的物理位置有关根据存储器的读写功能，它分为只读存储器:半导体存储器，其内容是固定的，只能读不能写。

随机存取存储器:可读写的半导体存储器根据信息的可存储性，可分为个非永久性存储器:断电后信息消失的存储器。

永久存储器:断电后仍能存储信息的存储器根据内存使用情况分为。

第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。

(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。

这一模型含有用来在下一层次上处理这一模块所需要的所有信息。

固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。

可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。

每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。

可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。

一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。

为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。

NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。

一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。

理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。

传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。

它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。

上升和下降时间定义为在波形的10%和90%之间。

对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、EDA设计流程IP设计系统设计（SystemC）模块设计（verilog）综合版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)：可以相互转化.db（不可读）.lib（可读）加了功耗信息.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷（ESD保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。

集成电路复习总结第一篇：集成电路复习总结1、中英名词解释（1）IC（Integrated Circuit）：集成电路，是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互联，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。

（2）摩尔定律（Moore's Law）：芯片上晶体管数目每隔18个月翻一番或每三年翻两番，性能也会增加一倍。

（3）SOC（system on chip）：在一个微电子芯片上将信息的采集、传输、存储、处理等功能集成在一起而构成系统芯片。

（4）EDA（Electronic-System Design Automation）：电子设计自动化（5）能带：能量越高的能级，分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带（6）本征半导体：是一种完全纯净的、结构完整的半导体晶体。

（经过一定的工艺过程将纯净的半导体制成的单晶体称为本征半导体。

导带中的自由电子与价带中的空穴都能参与导电。

）（7）肖特基接触：金属与半导体接触并且金属的费米能级低于N 型半导体或高于P型半导体的费米能级，这种接触为肖特基接触。

（8）MESFET：（Metal-Semiconductor Filed Effect Transistor），即金属-半导体场效应晶体管（9）Spice（Simulation Program with Integrated Circuit Emphasis）：集成电路仿真程序，主要用来在电路硬件实现之前读电路进行仿真分析。

（10）FPGA(Filed Programmable Gate Array)：现场可编程门阵列。

（又称逻辑单元阵列，Logic Cell A）（11）IP（Intellectual Property）：知识产权。

数集复习笔记By 潇然2018.6.29名词解释专项摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。

传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。

它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。

由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。

t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转的响应时间。

传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。

设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。

它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。

定义设计规则的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。

设计规则的作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。

速度饱和效应：对于长沟MOS管，载流子满足公式：υ = -μξ(x)。

公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。

换言之，载流子的迁移率是一个常数。

然而在（水平方向）电场强度很高的情况下，载流子不再符合这一线性模型。

当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于散射效应（即载流子间的碰撞）而趋于饱和。

时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。

逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。

这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL 描述。

噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。

一个门对噪声的灵敏度是由低电平噪声容限NM L 和高电平噪声容限NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固定阈值：NM L =V IL - V OLNM H =V OH - V IH沟道长度调制：在理想情况下，处于饱和区的晶体管的漏端与源端的电流是恒定的，并且独立于在这两个端口上外加的电压。

. 第1章数字逻辑概论一、进位计数制1.十进制与二进制数的转换2.二进制数与十进制数的转换3.二进制数与16进制数的转换二、基本逻辑门电路第2章逻辑代数表示逻辑函数的方法，归纳起来有：真值表，函数表达式，卡诺图，逻辑图及波形图等几种。

一、逻辑代数的基本公式和常用公式1）常量与变量的关系Ａ+0＝Ａ与Ａ=⋅1ＡＡ+1＝1与0⋅A0=A⋅＝0AA+＝1与A2）与普通代数相运算规律a.交换律：Ａ+Ｂ＝Ｂ+ＡA⋅⋅=ABBb.结合律：（Ａ+Ｂ）+Ｃ＝Ａ+（Ｂ+Ｃ）A⋅BC⋅⋅=⋅)A()B(Cc.分配律：)⋅＝+A⋅(CBA⋅A C⋅BA+++）B⋅=A)())(CABC3）逻辑函数的特殊规律a.同一律：Ａ+Ａ+Ａb.摩根定律：BA+B⋅A=ABA⋅=+，Bb.关于否定的性质Ａ＝A 二、逻辑函数的基本规则 代入规则在任何一个逻辑等式中，如果将等式两边同时出现某一变量Ａ的地方，都用一个函数Ｌ表示，则等式仍然成立，这个规则称为代入规则 例如：C B A C B A ⊕⋅+⊕⋅ 可令Ｌ＝C B ⊕则上式变成L A L A ⋅+⋅＝C B A L A ⊕⊕=⊕ 三、逻辑函数的：——公式化简法公式化简法就是利用逻辑函数的基本公式和常用公式化简逻辑函数，通常，我们将逻辑函数化简为最简的与—或表达式 1）合并项法：利用Ａ+1=+A A 或A B A B A =⋅=⋅, 将二项合并为一项，合并时可消去一个变量 例如：Ｌ＝B A C C B A C B A C B A =+=+)( 2）吸收法利用公式A B A A =⋅+，消去多余的积项，根据代入规则B A ⋅可以是任何一个复杂的逻辑式例如 化简函数Ｌ＝E B D A AB ++解：先用摩根定理展开：AB ＝B A + 再用吸收法 Ｌ＝E B D A AB ++ ＝E B D A B A +++ ＝)()(E B B D A A +++ ＝)1()1(E B B D A A +++＝BA+3）消去法利用B+消去多余的因子=A+BAA例如，化简函数Ｌ＝ABCBA++A+BEAB解：Ｌ＝ABCAA+++BBBEA＝)BA+AB++)((ABCBAE＝)BEA+++BA)(B(BC＝)BCBA+++B++))()(A(C(BBB=)BA++C+(C(A)B=AC++BA+AABC=CA+B+AB4)配项法利用公式C=⋅++⋅将某一项乘以（A+⋅BAABCCBAA⋅A+），即乘以1，然后将其折成几项，再与其它项合并。

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm 自己算4、EDA 设计流程IP 设计SystemC 模块设计（verilog ）版图设计电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys 版权)：.db .lib （可读）.sdb .slib第2章 器件基础1、保护IC 的输入器件以抗静电荷（ESD 保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。

ξC取决于掺杂浓度和外加的垂直电场强度器件在V DS达到V GS --V T 之前就已经进入饱和状态，所以与相应的长沟道器件相比，短沟道器件饱和区范围更大反面整理P63 3.3.2 静态状态下的MOS晶体管相关参数以及公式（尤其是速度饱和）4、MOS管二阶效应阈值变化：随着器件尺寸的缩小，阈值电压变成与L、W、V DS有关短沟效应（漏端感应势垒降低（DIBL））：电压控制耗尽区宽度，V DS提高将会导致势垒降低，甚至过高的V DS将会导致源漏短路，称为源漏穿流窄沟效应：沟道耗尽区并不立即在晶体管边沿终止，而是会向绝缘场氧下面延伸一些，栅电压必须维持这一额外的耗尽电荷才能建立一条导电沟道，在W值较小时将会引起阈值电压升高亚阈值导通：在V GS接近甚至略小于V T时，I D仍然存在热载流子效应：原因：小尺寸器件中的强电场引起高能热电子与晶格碰撞产生电子空穴对，引起衬底电流；电子在强总校电厂的作用下穿过栅氧，引起栅电流。

数电考前知识点总结数电，即数字电路，是电子信息类专业的重要基础课程，也是通信、自动化、计算机等专业的必修课。

它主要研究数字信号的产生、传输、处理和应用等方面的技术和理论。

下面就数电考前知识点进行总结，希望能够帮助大家复习备考。

1. 逻辑门基础知识逻辑门是数字电路的基本组成单元，常见的逻辑门有与门、或门、非门、与非门、或非门、异或门、同或门等。

逻辑门有多种不同的实现形式，比如传统的离散器件实现和集成电路实现。

逻辑门的特性包括真值表、逻辑符号、逻辑表达式、逻辑功能、逻辑代数、逻辑运算等。

2. 组合逻辑电路组合逻辑电路由多个逻辑门按照一定的逻辑功能连接而成，主要实现逻辑运算和逻辑函数的计算。

常见的组合逻辑电路有加法器、减法器、译码器、编码器、多路选择器、数字比较器等。

3. 时序逻辑电路时序逻辑电路是在组合逻辑电路的基础上加入了时钟信号，能够实现存储和控制等功能。

时序逻辑电路有触发器、寄存器、计数器、状态机等，应用广泛，尤其在计算机领域。

4. 逻辑代数和布尔代数逻辑代数是研究逻辑运算规律和逻辑函数的代数方法，其基本运算包括与、或、非和异或运算。

而布尔代数则是逻辑代数中的一个分支，主要研究布尔函数及其运算和化简等内容。

5. 数字编码和数据表示数字编码是将数字和字符等信息转换为二进制代码的过程，主要包括二进制编码、BCD编码、格雷码等。

数据表示则是将数字、字符等信息用二进制代码表示的方式，主要包括定点数表示和浮点数表示等。

6. 计算机算术逻辑单元（ALU）ALU是计算机的重要组成部分，主要实现算术运算、逻辑运算和数据移位等功能，是计算机进行数据处理和运算的核心。

ALU的设计和优化是数电课程的重点之一。

7. 存储器存储器是计算机系统中用于存储数据和指令的设备，按照存取方式和存储介质的不同可以分为RAM、ROM、Cache等。

存储器的设计和实现是数电课程的重要内容之一。

8. 数字系统设计数字系统设计是数电课程的核心内容之一，包括数字系统的设计原理、方法和技术，数字系统的分析和综合，数字系统的优化和实现等。

《数字集成电路设计》复习提纲(1-7,10,11章)2011-121. 数字集成电路的成本包括哪几部分？2. 数字门的传播延时是如何定义的？3. 集成电路的设计规则(design rule)有什么作用？4. 什么是MOS晶体管的体效应？什么是沟道长度调制效应？5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应）注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。

6. MOS晶体管的本征电容有哪些来源？7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？Vin=0、VDD、VM时，两个管子什么区？V DD8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。

9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。

10. CMOS 电路的功耗有哪三类？这三类功耗分别由什么引起的？11. 同步寄存器的建立时间、维持时间、传播延时的含义是什么？V outV in0.511.522.512. 以下三级反相器链，请问使得总延迟最小的每级反相器的f 是多少？最小的总延迟是多少？假设标准反相器的延迟为t p0。

1C L = 8 C13.(1)用静态互补CMOS 门实现如下功能，画出电路连接图。

Out=AB+CD(2)为使上述逻辑门的延迟与以下尺寸的反相器相同，请给出各晶体管的尺寸。

反相器尺寸：NMOS 管=1，PMOS 管=2。

14. 分析下列动态电路的功能。

OutClkClkAB CM pM e15. 下面的电路是什么功能？16.描述超前进位加法器的基本原理。

17.CLK1和CLK2存在正时钟偏差，即CLK2比CLK1晚。

（1）给出最小时钟周期的约束表达式，考虑时钟偏差。

数字集成电路考试心得体会数字集成电路考试心得体会数字集成电路考试是电子信息类专业的一门重要课程，对于学生来说，取得好的成绩对于以后的学习和就业都具有重要的意义。

我在参加数字集成电路考试后，对此课程有了更深入的了解，同时也收获了一些心得体会。

首先，备考是考试成功的关键。

数字集成电路是一门理论与实践相结合的课程，要取得好的成绩，首先需要充分理解课程内容。

在备考过程中，我充分利用教材、课堂笔记和参考书籍，对每个知识点进行了逐一梳理和理解。

同时，在理论学习的基础上，我也注重实践操作，通过实验课和实验报告的完成，加深对于数字集成电路的理解和掌握。

其次，答题技巧的运用也非常重要。

数字集成电路考试中有不少计算题和分析题，我通过反复练习和总结，总结了一些答题技巧。

在计算题中，注意对问题的分析，掌握计算的方法和公式，合理利用公式和计算器，避免因计算错误而导致答案错误。

在分析题中，要注重图形的分析和电路原理的运用，理清思路，逐步推导，准确回答问题。

此外，注意答题时的表达也是重要的一环，清晰明了的语言和结构化的回答有利于解题者表达思路和理解深度。

同时，在考试中掌握时间的分配也是必不可少的。

数字集成电路考试时间较为紧张，需要在有限的时间内完成大量的题目，因此良好的时间管理能力是成功的关键。

在答题前，我会先浏览一遍试卷，对各个题目的难度和所需时间心里有个底。

然后，根据题目难易程度和自己擅长的知识点，合理安排时间。

在答题时，我会尽量按照时间分配进行，避免在某一题上卡住过多的时间而导致后续题目完成不了。

掌握好时间分配，有助于提高整体答题效率，不会因为时间不够而影响成绩。

最后，对错题的总结和复习也是很有帮助的。

在考试后，我会针对自己的错题进行总结和分析，找出自己的错误原因，并及时补充知识漏洞。

同时，我会对整个考试过程进行回顾和思考，总结自己在备考和考试过程中的不足和经验，为下一次考试做好准备。

通过数字集成电路的考试，我更加深入地了解了这门课程，并积累了一些备考和应试上的经验。

第三章、器件一、超深亚微米工艺条件下MOS 管主要二阶效应：1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。

主要原因是TH GS V V -太大。

在沟道电场强度不高时载流子速度正比于电场强度（μξν=），即载流子迁移率是常数。

但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场强度的增加而线性增加。

此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥），出现饱和速度时的漏源电压DSAT V 是一个常数。

线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。

2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。

正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。

克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。

2、保护环。

3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。

所以短沟时VT 随L 的减小而减小。

此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。

这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低（DIBL）：VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。

VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。

5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。

不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。

一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。