下载文档原格式
芯片设计中的电源完整性优化方案有哪些在当今的科技领域，芯片作为核心组件，其性能和稳定性对于各种电子设备的运行至关重要。
而在芯片设计中，电源完整性是一个关键的考虑因素。
电源完整性不佳可能导致信号失真、噪声增加、性能下降甚至芯片失效等问题。
那么，为了确保芯片的正常运行，有哪些有效的电源完整性优化方案呢？首先，合理的电源分配网络（PDN）设计是基础。
PDN 就像是芯片的“血管”，负责为各个部分输送稳定的电源。
在设计 PDN 时，需要考虑到电流的需求、电阻和电感的影响。
通过使用多层板和大面积的电源平面，可以减小电阻和电感，从而降低电源线上的电压降和噪声。
同时，合理规划电源引脚的布局，使得电流能够均匀地分布到芯片的各个区域。
其次，去耦电容的选择和布局也非常重要。
去耦电容就像是电源的“蓄水池”，能够在电流需求突然变化时迅速提供能量，从而稳定电源电压。
在选择去耦电容时，需要考虑电容的容量、等效串联电阻（ESR）和等效串联电感（ESL）等参数。
通常，会使用多种不同容量的电容组合，以覆盖不同频率范围的噪声。
在布局去耦电容时，应尽量靠近电源引脚和芯片的敏感区域，以减少寄生电感的影响。
芯片封装的设计也对电源完整性有着显著的影响。
优质的封装可以降低电感和电阻，提高电源的传输效率。
例如，采用倒装芯片封装技术，可以缩短芯片与封装之间的连接路径，从而减小电感。
此外，优化封装的引脚布局和电源引脚的数量，也有助于改善电源的分布。
在芯片内部，电源门控技术是一种有效的节能和优化电源完整性的方法。
通过在不需要某些模块工作时关闭其电源，可以减少静态功耗，同时降低电源噪声的影响。
这种技术需要在设计时仔细考虑电源开关的控制逻辑和时序，以避免出现错误的操作。
电源网格的布线也是一个关键环节。
布线的宽度和间距需要根据电流大小进行合理设计，以确保足够的电流承载能力。
同时，要尽量避免直角转弯和过长的走线，以减小电感的影响。
使用先进的布线工具和算法，可以帮助优化电源网格的布线。
高速PCB中电源完整性的设计
一、引言
随着PCB设计复杂度的逐步提高，对于信号完整性的分析除了反射，串扰以及EMI之外，稳定可靠的电源供应也成为设计者们重点研究的方向之一。
尤其当开关器件数目不断增加，核心电压不断减小的时候，电源的波动往往会给系统带来致命的影响，于是人们提出了新的名词：电源完整性，简称PI（Powerintegrity）。
当今国际市场上，IC设计比较发达，但电源完整性设计还是一个薄弱的环节。
因此本文提出了PCB板中电源完整性问题的产生，分析了影响电源完整性的因素并提出了解决PCB板中电源完整性问题的优化方法与经验设计，具有较强的理论分析与实际工程应用价值。
二、电源噪声的起因及分析
对于电源噪声的起因我们通过一个与非门电路图进行分析。
图1中的电路图为一个三输入与非门的结构图，因为与非门属于数字器件，它是通过1和0电平的切换来工作的。
随着IC技术的不断提高，数字器件的切换速度也越来越快，这就引进了更多的高频分量，同时回路中的电感在高频下就很容易引起电源波动。
如在图1中，当与非门输入全为高电平时，电路中的三。
电源完整性设计1
为什么要重视电源噪声问题
芯片内部有成千上万个晶体管，这些晶体管组成内部的门电路、组合逻辑、寄存器、计数器、延迟线、状态机、以及其他逻辑功能。
随着芯片的集成度越来越高，内部晶体管数量越来越大。
芯片的外部引脚数量有限，为每一个晶体管提供单独的供电引脚是不现实的。
芯片的外部电源引脚提供给内部晶体管一个公共的供电节点，因此内部晶体管状态的转换必然引起电源噪声在芯片内部的传递。
对内部各个晶体管的操作通常由内核时钟或片内外设时钟同步，但是由于内部延时的差别，各个晶体管的状态转换不可能是严格同步的，当某些晶体管已经完成了状态转换，另一些晶体管可能仍处于转换过程中。
芯片内部处于高电平的门电路会把电源噪声传递到其他门电路的输入部分。
如果接受电源噪声的门电路此时处于电平转换的不定态区域，那么电源噪声可能会被放大，并在门电路的输出端产生矩形脉冲干扰，进而引起电路的逻辑错误。
芯片外部电源引脚处的噪声通过内部门电路的传播，还可能会触发内部寄存器产生状态转换。
除了对芯片本身工作状态产生影响外，电源噪声还会对其他部分产生影响。
比如电源噪声会影响晶振、PLL、DLL 的抖动特性，AD 转换电路的转换精度等。
解释这些问题需要非常长的篇幅，本文不做进一步介绍，我会在后续文章中详细讲解。
由于最终产品工作温度的变化以及生产过程中产生的不一致性，如果是由于电源系统产生的问题，电路将非常难调试，因此最好在电路设计之初就遵循某种成熟的设计规则，使电源系统更加稳健。
电源完整性设计（2）电源系统噪声余量分析
绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是。
Allegro Sigrity PI Solution （电源完整性）解决方案Allegro Sigrity PI solution（电源完整性）提供了可扩展、高性价比的预布局及布局后系统PDN设计和分析环境，包含电路板、封装和系统级的初阶及进阶分析。
Allegro Sigrity PI Base与Cadence PCB和IC封装layout编辑器、Cadence Allegro Design Authoring紧密集成，实现了PCB和IC封装设计从前端至后端的约束驱动PDN设计。
Allegro Sigrity PI solution（电源完整性）可帮助设计工程师在整个设计过程中解决PDN问题，包括设计密度增加、数据吞吐率加快、产品设计时间缩减等设计挑战。
更可帮助设计团队消除设计后期耗时的设计迭代问题。
PDN中的电源和接地网络可通过混合求解器或3D全波求解器进行建模。
用户可根据自身的设计信息和专业知识选择合适的模型。
电源完整性约束集(PI Csets)可帮助决定去耦电容的放置，可以将电容与元器件相关联，约束将电容放置在离器件约束距离范围之内，以及定义电容应放置在设计元器件位置的同侧还是异侧。
核心优势• 高度集成的设计和分析环境，消除了手动设计过程中产生的出错、耗时等问题。
• 直观的在线设计分析工具，可统一从前端到后端的电气约束管理环境，从而简化布线后的签收验证过程。
• 直流压降分析(DC IR drop)以双窗口视图模式运行。
设计师们在Allegro编辑器进行编辑的同时也可查看直流压降分析结果。
• 设计规则检查(DRC)标记可以在Allegro编辑器中精准锁定直流压降分析结果超出约束限制的位置。
• 可轻松评估IC封装设计的质量，并可用于芯片间的瞬态电源分析。
主要功能设计界面与Allegro Sigrity PI solution（电源完整性）相结合，当分析AllegroPCB或者IC封装设计时，可用AllegroSigrity PI进行查看和修改设计。
引言电源完整性这一概念是以信号完整性为基础的，两者的出现都源自电路开关速度的提高。
当高速信号的翻转时间和系统的时钟周期可以相比时，具有分布参数的信号传输线、电源和地就和低速系统中的情况完全不同了。
与信号完整性是指信号在传输线上的质量相对应，电源完整性是指高速电路系统中电源和地的质量。
它在对高速电路进行仿真时，往往会因信号参考层的不完整造成信号回流路径变化多端，从而引起信号质量变差和产品的ＥＭＩ性能变差，并直接影响信号完整性。
为了提高信号质量、产品的ＥＭＩ性能，人们开始研究怎样为信号提供一个稳定、完整的参考平面，并随之提出了电源完整性的概念。
ＥＤＡ厂商Ｃａｄｅｎｃｅ公司资深技术工程师曾指出，在未来的三到五年内，电源完整性设计将取代信号完整性设计成为高速ＰＣＢ设计新的难点和重点。
电源完整性的影响因素及措施电源完整性的作用是为系统所有的信号线提供完整的回流路径。
但在技术高速发展以及生产成本的控制下，往往不能为所有的信号线提供理想而完整的回流路径，这就是说，在高速电路中，不能够简单地将电源和地当作理想的情况来处理。
这主要是因为地弹噪声太大、去耦电容设计不合理、回流影响严重、多电源／地平面的分割不当、地层设计不合理、电流分配不均匀、高频的趋肤效应导致系统阻抗变化等诸多因素都会破坏电源完整性。
地弹噪声地弹噪声也称为同步开关噪声（ＳＳＮ），通常认为是由电路的感应引起的。
当电路中有较大的瞬态电流出现时（比如多条信号线上的信号同时翻转），会在电路分布参数所引起的感性阻抗上产生瞬态电压，进而便引起ＳＳＮ。
芯片封装结构的ＳＳＮ是由于突变的电流流过封装结构的引脚、引线和焊盘等寄生电感所导致。
如芯片的多个输出管脚同时触发时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面（０Ｖ）上产生电压波动，此波动对其他共电源／地总线的静态驱动将构成严重的干扰，甚至引起误触发。
电源完整性设计-需要多大的电容量 需要多大的电容量 有两种方法确定所需的电容量。
第一种方法利用电源驱动的负载计算电容量。
这种方法 没有考虑 ESL 及 ESR 的影响，因此很不精确，但是对理解电容量的选择有好处。
第二种方 法就是利用目标阻抗（Target Impedance ）来计算总电容量，这是业界通用的方法，得到了 广泛验证。
你可以先用这种方法来计算，然后做局部微调，能达到很好的效果，如何进行局 部微调，是一个更高级的话题。
下面分别介绍两种方法。
方法一：利用电源驱动的负载计算电容量 设负载（容性）为 30pF，要在 2ns 内从 0V 驱动到 3.3V，瞬态电流为：（公式 5） 如果共有 36 个这样的负载需要驱动，则瞬态电流为：36*49.5mA=1.782A 。
假设容许电压波 动为：3.3*2.5%=82.5 mV，所需电容量为 C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF 说明：所加的电容实际上作为抑制电压波纹的储能元件，该电容必须在 2ns 内为负载提供 1.782A 的电流， 同时电压下降不能超过 82.5 mV， 因此电容值应根据 82.5 mV 来计算。
记住： 电容放电给负载提供电流，其本身电压也会下降，但是电压下降的量不能超过 82.5 mV（容 许的电压波纹） 。
这种计算没什么实际意义，之所以放在这里说一下，是为了让大家对去耦 原理认识更深。
方法二：利用目标阻抗计算电容量（设计思想很严谨，要吃透） 为了清楚的说明电容量的计算方法，我们用一个例子。
要去耦的电源为 1.2V，容许电 压波动为 2.5%，最大瞬态电流 600mA， 第一步：计算目标阻抗第二步：确定稳压电源频率响应范围。
和具体使用的电源片子有关，通常在 DC 到几百 kHz 之间。
这里设为 DC 到 100kHz 。
在 100kHz 以下时，电源芯片能很好的对瞬态电流做出反应，高于 100kHz 时，表现为很高 的阻抗，如果没有外加电容，电源波动将超过允许的 2.5%。
信号完整性与电源完整性的仿真分析与设计信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度。
在讨论信号完整性设计的性能时，如果指定不同的收发参考端口，就要用不同的指标来描述信号还原程度。
通常情况下指定的收发参考端口是发送芯片输出处及接收芯片输入处的波形可测点，此时，主要使用上升/下降及保持时间等指标来描述信号还原程度。
当指定的参考收发端口是信道编码器输入端及解码器输出端时，就要用误码率来描述信号还原程度。
电源完整性是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。
同样，对于同一系统中的同一个器件，如果指定的端口不同，那么对正常工作的电源要求也不同。
通常情况下指定的器件参考端口是芯片电源及地连接引脚处的可测点，此时该芯片的手册中应给出该端口处的相应指标，常用的有纹波大小或电压最大偏离范围。
一个典型背板信号传输的系统示意图如图1所示。
本文中系统一词包含信号传输所需的所有相关硬件及软件，包括芯片、封装与PCB板的物理结构，电源及电源传输网络，所有相关电路实现以及信号通信所需的协议等。
在设计时，需要硬件提供可制作的支撑及电信号有源/无源互联结构；需要软件提供信号传递的传输协议以及数据内容。
但是，由于这些支撑与互联结构会对电信号的传输呈现出一定的频率选择性衰减，因此，会对信号及电源的完整性产生影响。
同时，在相同的传输环境下，不同传输协议及不同数据内容的表达方式具有不同的适应能力，因此，需要进一步根据实际的传输环境来选择或优化可行的传输协议及数据内容表达方式。
图1 背板信号传输的系统示意图版图完整性问题、分析与设计上述背板系统中的硬件支撑及无源互联结构基本上都在一种层叠平板结构上实现。
这种层叠平板结构可以由3类元素组成：正片结构、负片结构及通孔。
正片结构有时也被称为信号层，该层上的走线大多为不同逻辑连接的信号线或离散的电源线，在制版光刻中所有的走线都会以相同图形的方式出现；负片结构有时也被称为平面层(细分为电源平面层和地平面层)，该层上基本是相同逻辑的一个或少数几个连接(通常是电源连接或地连接)，用大面积敷铜的方式实现，在光刻工艺中用相反图形来表示；通孔用来进行不同层之间的物理连接。
