数字电路及系统设计第六章习题

数字集成电路--电路、系统与设计（第⼆版）课后练习题第六.Digital Integrated Circuits - 2nd Ed 11 DESIGN PROJECT Design, lay out, and simulate a CMOS four-input XOR gate in the standard 0.25 micron CMOS process. You can choose any logic circuit style, and you are free to choose how many stages of logic to use: you could use one large logic gate or a combination of smaller logic gates. The supply voltage is set at 2.5 V! Your circuit must drive an external 20 fF load in addition to whatever internal parasitics are present in your circuit. The primary design objective is to minimize the propagation delay of the worst-case transition for your circuit. The secondary objective is to minimize the area of the layout. At the very worst, your design must have a propagation delay of no more than 0.5 ns and occupy an area of no more than 500 square microns, but the faster and smaller your circuit, the better. Be aware that, when using dynamic logic, the precharge time should be made part of the delay. The design will be graded on themagnitude of A × tp2, the product of the area of your design and the square of the delay for the worst-case transition.。

l ee t h e \1210101…X/Z0/01/0X/Z11…100…6.3对下列原始状态表进行化简： (a)解：1）列隐含表： 2）进行关联比较3）列最小化状态表为：a/1b/0b b/0a/0aX=1X=0N(t)/Z(t)S(t)解：1）画隐含表： 2）进行关联比较： 6.4 试画出用MSI 移存器74194构成8位串行 并行码的转换电路（用3片74194或2片74194和一个D 触发器）。

l ee t-h e \r 91行''' 试分析题图6.6电路，画出状态转移图并说明有无自启动性。

解：激励方程：略 状态方程：略状态转移图 该电路具有自启动性。

6.7 图P6.7为同步加/减可逆二进制计数器，试分析该电路，作出X=0和X=1时的状态转移表。

解：题6.7的状态转移表X Q 4nQ 3nQ 2nQ 1nQ 4n +1Q 3n +1Q 2n +1Q 1n +1Z 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 1 0 0 1 0 1 1 1 0 1 0 0 0 1 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 0 1 0 0 0 1 0 1 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 1 0 0 0 0 1 1 0 0 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 0 0 0 1 1 1 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 11 1116.8分析图6.8电路，画出其全状态转移图并说明能否自启动。

【精品】数字集成电路--电路、系统与设计(第二版)课后练习题第六章CMOS组合逻辑门的设计第六章 CMOS组合逻辑门的设计1.为什么CMOS电路逻辑门的输入端和输出端都要连接到电源电压？CMOS电路采用了MOSFET（金属氧化物半导体场效应管）作为开关元件，其中N沟道MOSFET（NMOS）和P沟道MOSFET（PMOS）分别用于实现逻辑门的输入和输出。

NMOS和PMOS都需要连接到电源电压，以使其能够正常工作。

输入端连接到电源电压可以确保信号在逻辑门中正常传递，输出端连接到电源电压可以确保输出信号的正确性和稳定性。

2.为什么在CMOS逻辑门中要使用两个互补的MOSFET？CMOS逻辑门中使用两个互补的MOSFET是为了实现高度抗干扰的逻辑功能。

其中，NMOS和PMOS分别用于实现逻辑门的输入和输出。

NMOS和PMOS的工作原理互补，即当NMOS导通时，PMOS截止，当PMOS导通时，NMOS截止。

这样的设计可以在逻辑门的输出上提供高电平和低电平的稳定性，从而提高逻辑门的抗干扰能力。

3.CMOS逻辑门的输入电压范围是多少？CMOS逻辑门的输入电压范围通常是在0V至电源电压之间，即在低电平和高电平之间。

在CMOS逻辑门中，低电平通常定义为输入电压小于0.3Vdd（电源电压的30%），而高电平通常定义为输入电压大于0.7Vdd（电源电压的70%）。

4.如何设计一个基本的CMOS逻辑门？一个基本的CMOS逻辑门可以由一个NMOS和一个PMOS组成。

其中，NMOS的源极连接到地，栅极连接到逻辑门的输入，漏极连接到PMOS的漏极；PMOS的源极连接到电源电压，栅极连接到逻辑门的输入，漏极连接到输出。

这样的设计可以实现逻辑门的基本功能。

5.如何提高CMOS逻辑门的速度？可以采取以下方法来提高CMOS逻辑门的速度：•减小晶体管的尺寸：缩小晶体管的尺寸可以减小晶体管的电容和电阻，从而提高逻辑门的响应速度。

•优化电源电压：增加电源电压可以提高晶体管的驱动能力，从而加快逻辑门的开关速度。

第六章几种常用的组合逻辑电路一、填空题1、（8-1易）组合逻辑电路的特点是：电路在任一时刻输出信号稳态值由决定（a、该时刻电路输入信号；b、信号输入前电路原状态），与无关（a、该时刻电路输入信号；b、信号输入前电路原状态），属于（a、有；b、非）记忆逻辑电路。

2、（8-2易）在数字系统中，将具有某些信息的符号变换成若干位进制代码表示，并赋予每一组代码特定的含义，这个过程叫做，能实现这种功能的电路称为编码器。

一般编码器有n个输入端，m个输出端，若输入低电平有效，则在任意时刻，只有个输入端为0，个输入端为1。

对于优先编码器，当输入有多个低电平时，则。

3、（8-3易，中）译码是的逆过程，它将转换成。

译码器有多个输入和多个输出端，每输入一组二进制代码，只有个输出端有效。

n 个输入端最多可有个输出端。

4、（8-2易）74LS148是一个典型的优先编码器，该电路有个输入端和个输出端，因此，又称为优先编码器。

5、（8-4中）使用共阴接法的LED数码管时，“共”端应接，a~g应接输出有效的显示译码器；使用共阳接法的LED数码管时，“共”端应接，a~g应接输出有效的显示译码器，这样才能显示0~9十个数字。

6、（8-4中）译码显示电路由显示译码器、和组成。

7.（8-4易）译码器分成___________和___________两大类。

8.（8-4中）常用数字显示器有_________,_________________,____________等。

9.（8-4中）荧光数码管工作电压_______，驱动电流______，体积_____，字形清晰美观，稳定可靠，但电源功率消耗______，且机械强度_____。

10．（8-4中）辉光数码管管内充满了_________，当它们被______时，管子就发出辉光。

11.（8-4易）半导体发光二极管数码管（LED）可分成_______，_______两种接法。

12.（8-4中）发光二极管正向工作电压一般为__________。

第1章习题及解答1.1 将下列二进制数转换为等值的十进制数。

（1）（11011）2 （2）（10010111）2（3）（1101101）2 （4）（11111111）2（5）（0.1001）2（6）（0.0111）2（7）（11.001）2（8）（101011.11001）2题1.1 解：（1）（11011）2 =（27）10 （2）（10010111）2 =（151）10（3）（1101101）2 =（109）10 （4）（11111111）2 =（255）10（5）（0.1001）2 =（0.5625）10（6）（0.0111）2 =（0.4375）10（7）（11.001）2=（3.125）10（8）（101011.11001）2 =（43.78125）10 1.3 将下列二进制数转换为等值的十六进制数和八进制数。

（1）（1010111）2 （2）（110111011）2（3）（10110.011010）2 （4）（101100.110011）2题1.3 解：（1）（1010111）2 =（57）16 =（127）8（2）（110011010）2 =（19A）16 =（632）8（3）（10110.111010）2 =（16.E8）16 =（26.72）8（4）（101100.01100001）2 =（2C.61）16 =（54.302）81.5 将下列十进制数表示为8421BCD码。

（1）（43）10 （2）（95.12）10（3）（67.58）10 （4）（932.1）10题1.5 解：（1）（43）10 =（01000011）8421BCD（2）（95.12）10 =（10010101.00010010）8421BCD（3）（67.58）10 =（01100111.01011000）8421BCD（4）（932.1）10 =（100100110010.0001）8421BCD1.7 将下列有符号的十进制数表示成补码形式的有符号二进制数。

第六章习题一、选择题 1． PROM和 PAL的结构是。

A.PROM的与阵列固定，不可编程B. PROM 与阵列、或阵列均不可编程C.PAL 与阵列、或阵列均可编程D. PAL 的与阵列可编程 2． PAL是指。

A.可编程逻辑阵列B. 可编程阵列逻辑C. 通用阵列逻辑D. 只读存储器 3．当用异步 I/O 输出结构的 PAL 设计逻辑电路时，它们相当于。

A. 组合逻辑电路B. 时序逻辑电路C. 存储器D. 数模转换器 4． PLD器件的基本结构组成有。

A. 输出电路B. 或阵列C. 与阵列D. 输入缓冲电路5． PLD器件的主要优点有。

A. 集成密度高B. 可改写C. 可硬件加密D. 便于仿真测试 6． GAL的输出电路是。

A.OLMCB. 固定的C. 只可一次编程D. 可重复编程7． PLD开发系统需要有。

A. 计算机B. 操作系统C. 编程器D. 开发软件 8．只可进行一次编程的可编程器件有。

A.PALB.GALC.PROMD.PLD 9．可重复进行编程的可编程器件有。

A.PALB.GALC.PROMD.ISP-PLD 10． ISP-PLD 器件开发系统的组成有。

A. 计算机B. 编程器C. 开发软件D. 编程电缆 11．全场可编程（与、或阵列皆可编程）的可编程逻辑器件有。

A.PALB.GALC.PROMD.PLA12.GAL16V8 的最多输入输出端个数为。

A.8 输入 8 输出B.10 输入 10 输出C.16 输入 8 输出D.16 输入 1 输出 13 一个容量为 1K×8 的存储器有个存储单元。

A.8B. 8192C.8000D. 8K14．要构成容量为 4K× 8 的 RAM，需要片容量为 256× 4 的 RAM。

A. 8B.4C. 2D.32 15．寻址容量为 16K× 8 的 RAM需要根地址线。

A. 8B. 4C.14D.16KE. 1616．RAM的地址码有 8 位，行、列地址译码器输入端都为 4 个，则它们的字线加条。

p l d习题集(含参考答案)数字系统设计------------------------------------------作者xxxx------------------------------------------日期xxxx第1章习题1.１名词解释PRＯM ＣPＬD FPＧＡ ASIＣＪTAG边界扫描 FPＧA／ＣＰLD编程与配置逻辑综合PAL EDA GAL IP-CＯRE ＩＳP ASIC ＲTL FＰＧA SOＰC CＰLDIP—CORE SOC和SOPＣＥDA／CAD１.2 现代EDA技术的特点有哪些？采用HＤL描述、自顶向下、开放标准、具有完备设计库1.3 什么是Toｐ—ｄｏwｎ设计方式？（P４)1．4 数字系统的实现方式有哪些?各有什么优缺点?74LＳ系列/４00０系列常规逻辑门设计:设计难度大、调试复杂采用CPLD/FＰＧＡ等可编程器件来设计：用HＤL描述、设计难度小、调试仿真方便，开发费用低,但单位成本较高，适合小批量应用专用集成电路设计:设计掩模成本高，适合大批量应用1.5什么是ＩP复用技术？IＰ核对EDA技术的应用和发展有什么意义?（Ｐ5）ＩP可重复使用的一种功能设计，可节省设计时间、缩短开发周期,避免重复劳动为大规模SＯC设计提供开发基础、和开发平台。

１。

6 用硬件描述语言设计数字电路有什么优势?优势：可进行行为级、RTL级、门级多层面对电路进行描述、可功能仿真时序分析，与工艺无关.1．8 基于FＰGA/ＣPＬＤ的数字系统设计流程包括哪些步骤？（P8 图1。

7)1。

9 什么是综合？常用的综合工具有哪些?ＨDL RTL门级网表的描述转换过程AＬTEＲA:MAX—PLUSＩＩ，Ｑuaｒｔus, Xilinx：ISE ，Latｔiｃe： isｐLＥＲVER１．1０功能仿真与时序仿真有什么区别？功能仿真不考虑器件延时，而时序分析必须考虑在不同器件中的物理信号的延时1。

11 数字逻辑设计描述分哪几个层级,各有什么特点.1。

数字集成电路--电路、系统与设计(第二版)复习资料------------------------------------------作者xxxx------------------------------------------日期xxxx第一章数字集成电路介绍第一个晶体管，Bell实验室,1947第一个集成电路，Jａck Kilby，德州仪器,１９58摩尔定律：1965年，Gｏｒdon Moore预言单个芯片上晶体管的数目每1８到24个月翻一番。

(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替．这一模型含有用来在下一层次上处理这一模块所需要的所有信息.固定成本（非重复性费用)与销售量无关；设计所花费的时间和人工;受设计复杂性、设计技术难度以及设计人员产出率的影响;对于小批量产品,起主导作用。

可变成本（重复性费用）与产品的产量成正比;直接用于制造产品的费用;包括产品所用部件的成本、组装费用以及测试费用。

每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。

可变成本＝(芯片成本+芯片测试成本+封装成本）/最终测试的成品率。

一个门对噪声的灵敏度是由噪声容限NM L（低电平噪声容限）和ＮM H（高电平噪声容限)来度量的。

为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。

NM H =ＶOH—VＩH NＭＬ=V IL— VＯL再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个.一个门的VTＣ应当具有一个增益绝对值大于１的过渡区(即不确定区)，该过渡区以两个有效的区域为界,合法区域的增益应当小于1。

理想数字门特性:在过渡区有无限大的增益;门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零.传播延时、上升和下降时间的定义传播延时tｐ定义了它对输入端信号变化的响应有多快.它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的５0％翻转点之间的时间。

《数字逻辑与电路》复习题第一章数字逻辑基础（数制与编码）一、选择题1．以下代码中为无权码的为CD。

A. 8421BCD码B. 5421BCD码C.余三码D.格雷码2．以下代码中为恒权码的为AB 。

A.8421BCD码B. 5421BCD码C. 余三码D. 格雷码3．一位十六进制数可以用 C 位二进制数来表示。

A. １B. ２C. ４D. 164．十进制数25用8421BCD码表示为 B 。

A.10 101B.0010 0101C.100101D.101015．在一个8位的存储单元中，能够存储的最大无符号整数是CD 。

A.（256）10B.（127）10C.（FF）16D.（255）106．与十进制数（53.5）10等值的数或代码为ABCD 。

A. (0101 0011.0101)8421BCDB.(35.8)16C.(110101.1)2D.(65.4)87．与八进制数(47.3)8等值的数为：A B。

A.(100111.011)2B.(27.6)16C.(27.3 )16D. (100111.11)28.常用的BC D码有C D 。

A.奇偶校验码B.格雷码C.8421码D.余三码二、判断题（正确打√，错误的打×）1. 方波的占空比为0.5。

（√）2. 8421码1001比0001大。

（×）3. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。

（√）4．格雷码具有任何相邻码只有一位码元不同的特性。

（√）5．八进制数（17）8比十进制数（17）10小。

（√）6．当传送十进制数5时，在8421奇校验码的校验位上值应为1。

（√）7．十进制数（9）10比十六进制数（9）16小。

（×）8．当8421奇校验码在传送十进制数（8）10时，在校验位上出现了1时，表明在传送过程中出现了错误。

（√）三、填空题1.数字信号的特点是在时间上和幅值上都是断续变化的，其高电平和低电平常用1和0来表示。

第6章题解：6.1 试用4个带异步清零和置数输入端的负边沿触发型JK 触发器和门电路设计一个异步余3BCD 码计数器。

题6.1 解：余3BCD 码计数器计数规则为：0011→0100→…→1100→0011→…，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1所示。

CLK13图 题解6.1题6.2 试用中规模集成异步十进制计数器74290实现模48计数器。

题6.2 解：6.3 试用D 触发器和门电路设计一个同步4位格雷码计数器。

题6.3 解：根据格雷码计数规则，Q 3 Q 2Q 1 Q 0计数器的状态方程和驱动方程为:1333031210122202131011110320320100321321321321n n n n n n n nn n n n n n n n n n n n n n n n n n n n n n n n n n n n n n Q D Q Q Q Q Q Q Q Q D Q Q Q Q Q Q Q QD Q Q Q Q Q Q Q QQ D Q Q Q Q Q Q Q Q Q Q Q Q ++++==++==++==++==+++按方程画出电路图即可，图略。

题 6.4 解：反馈值为1010。

十一进制计数器6.5 试用4位同步二进制计数器74163实现十二进制计数器。

74163功能表如表6.4所示。

题 6.5 解：可采取同步清零法实现。

电路如图题解6.5所示。

题 6.6 解： 当M=1时：六进制计数器 当M=0时：八进制计数器图题解6.5图题解6.56.7 试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD 码十进制计数器，M=1时电路为5421BCD 码十进制计数器，5421BCD 码计数器状态图如下图P6.7所示。

74163功能表如表6.4所示。

图 P 6.7Q 3Q 2Q 1Q 01010题6.7 解：实现8421BCD 码计数器，可采取同步清零法；5421BCD 码计数器可采取置数法实现，分析5421BCD 码计数规则可知，当21Q =时需置数，应置入的数为：32103000D D D D Q =。

数字逻辑电路与系统设计[蒋立平主编][习题解答]第4章习题及解答4.1 用门电路设计一个4线—2线二进制优先编码器。

编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。

输出为10Y Y ，反码输出。

电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。

题4.1 解：根据题意，可列出真值表，求表达式，画出电路图。

其真值表、表达式和电路图如图题解4.1所示。

由真值表可知3210G A AA A =。

(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表1Y 3A 2A 1A 0Y GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.14.3 试用3线—8线译码器74138扩展为5线—32线译码器。

译码器74138逻辑符号如图4.16（a ）所示。

题4.3 解：5线—32线译码器电路如图题解4.3所示。

ENA 0A 1A 2A 3A 4图 题解4.34.5写出图P4.5所示电路输出1F 和2F 的最简逻辑表达式。

译码器74138功能表如表4.6所示。

&01234567BIN/OCTEN &CB A 421&F 1F 2174138图 P4.5题4.5解：由题图可得：12(,,)(0,2,4,6)(,,)(1,3,5,7)F C B A m A F C B A m A====∑∑4.7 试用一片4线—16线译码器74154和与非门设计能将8421BCD 码转换为格雷码的代码转换器。

第五章习题5-1 图题5-1所示为由或非门组成的基本R-S 锁存器。

试分析该电路，即写出它的状态转换表、状态转换方程、状态图、驱动转换表和驱动方程，并画出它的逻辑符号，说明S 、R 是高有效还是低有效。

解：状态转换表：状态转换驱动表5-2 试写出主从式R-S 触发器的状态转换表、状态转换方程、状态图、驱动转换表和驱动方程，注意约束条件。

解：与R-S 锁存器类似，但翻转时刻不同。

5-3 试画出图5.3.1所示D 型锁存器的时序图。

解：G=0时保持，G=1时Q=D 。

图题5-1 或非门组成的基本R-S 锁存器S R状态转换方程：Q n+1Q n+1=S+RQ n状态转换图： S =Q n+1R=Q n+1 状态转换驱动方程： 逻辑符号： 输入高有效 G D Q图题5-3 D 型锁存器的时序图5-4试用各种描述方法描述D锁存器：状态转换表、状态转换方程、时序图、状态转换驱动表、驱动方程和状态转换图。

5-5锁存器与触发器有何异同？5-6试描述主从式RS触发器，即画出其功能转换表，写出状态方程，画出状态表，画出逻辑符号。

5-7试描述JK、D、T和T'触发器的功能，即画出它们的逻辑符号、状态转换表、状态转换图，时序图，状态转换驱动表，写出它们的状态方程。

5-8试分析图5.7.1(a) 所示电路中虚线内电路Q’与输入之间的关系。

5-9试分析图5.7.1(b)所示电路的功能，并画出其功能表。

5-10试用状态方程法完成下列触发器功能转换：JK→D, D→T, T→D, JK→T, JK→T’, D→T’。

解：JK→D：Q n+1=JQ+KQ，D：Q n+1=D=DQ+DQ。

令两个状态方程相等：D=DQ+DQ =JQ+KQ。

对比Q、Q的系数有：J=D，K=D逻辑图略。

5-11试用驱动表法完成下列触发器功能转换：JK→D, D→T, T→D, JK→T, JK→T’, D→T’。

解：略。

5-12用一个T触发器和一个2-1多路选择器构成一个JK触发器。

数字设计课程设计参考题目课程设计是本课程重要的实践环节，主要培养学生在资料查询及综述、综合研究分析和论文表达等方面的能力。

本参考题目根据教学内容的安排给出，学生通过3—5人组队选择题目完成，也可以针对教学内容自行拟定研究题目。

每个学生在课程的每个部分都应该参与一项课程设计研究，研究结果采用论文形式，以纸质文件方式上交（可以采用手写或打印）。

论文应该反应自己真实的研究结果，不得有抄袭现象。

第一部分：数字逻辑的标准设计第1章数字系统的标准设计第2章逻辑单元的电路设计第3章信号编码与运算1 课堂上通过对教材第4章逻辑定理T15的讨论，建立了数字系统的标准和表达方式，并分析讨论了最小项的特点以及1的列表表达。

请根据教材P191 中T15’的展开定理，仿照课程讨论方式建立起另一种标准运算表达---标准积表达，并分析讨论最大项以及0的列表表达；并以教材P409页介绍的7段译码器为例，分别实现其标准和设计及标准积设计（写出各输出方程的运算表达式，并使用逻辑符号连接画出逻辑图；最后对比2种设计方式的结果（成本、运算速度等）进行分析讨论。

2 考虑1x的2输入与非门设计，将开路门设计与标准设计对比，若要求保持高低电平的容限和驱动能力对称，则开路门设计的面积会是标准设计的多少倍？（要求得出开路门中上拉电阻的表达式：与电平容限的关系。

但忽略该电阻的面积。

）通过上述研究，分析开路门的应用特点及可能的应用范围。

3 除了采用CMOS结构实现逻辑外，逻辑电路还可以采用其他方式实现，例如二极管逻辑、TTL逻辑、ECL逻辑等。

请查阅相关参考资料，分析各类逻辑电路的构成原理与特点，讨论其应用范围。

4 通过查阅相关资料，综合分析各类不同的ADC和DAC电路的原理、结构、性能特点和应用范围5请完成一个5位并行ADC的设计，要求使用该器件，能够将正负15V范围变化的模拟电压转换为5位补码符号数输出，要求画出各局部单元的设计图，并完成编码转换电路的设计（写出真值表及各输出逻辑的标准表达式，画出逻辑图）。