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数字集成电路考试知识点一、数字逻辑基础。
1. 数制与编码。
- 二进制、十进制、十六进制的相互转换。
例如，将十进制数转换为二进制数可以使用除2取余法；将二进制数转换为十六进制数，可以每4位二进制数转换为1位十六进制数。
- 常用编码，如BCD码（8421码、余3码等）。
BCD码是用4位二进制数来表示1位十进制数，8421码是一种有权码，各位的权值分别为8、4、2、1。
2. 逻辑代数基础。
- 基本逻辑运算（与、或、非）及其符号表示、真值表和逻辑表达式。
例如，与运算只有当所有输入为1时，输出才为1；或运算只要有一个输入为1，输出就为1；非运算则是输入和输出相反。
- 复合逻辑运算（与非、或非、异或、同或）。
异或运算的特点是当两个输入不同时输出为1，相同时输出为0；同或则相反。
- 逻辑代数的基本定理和规则，如代入规则、反演规则、对偶规则。
利用这些规则可以对逻辑表达式进行化简和变换。
- 逻辑函数的化简，包括公式化简法和卡诺图化简法。
卡诺图化简法是将逻辑函数以最小项的形式表示在卡诺图上，通过合并相邻的最小项来化简逻辑函数。
二、门电路。
1. 基本门电路。
- 与门、或门、非门的电路结构（以CMOS和TTL电路为例）、电气特性（如输入输出电平、噪声容限等）。
CMOS门电路具有功耗低、集成度高的优点；TTL门电路速度较快。
- 门电路的传输延迟时间，它反映了门电路的工作速度，从输入信号变化到输出信号稳定所需要的时间。
2. 复合门电路。
- 与非门、或非门、异或门等复合门电路的逻辑功能和实现方式。
这些复合门电路可以由基本门电路组合而成，也有专门的集成电路芯片实现其功能。
三、组合逻辑电路。
1. 组合逻辑电路的分析与设计。
- 组合逻辑电路的分析方法：根据给定的逻辑电路写出逻辑表达式，化简表达式，列出真值表，分析逻辑功能。
- 组合逻辑电路的设计方法：根据逻辑功能要求列出真值表，写出逻辑表达式，化简表达式，画出逻辑电路图。
2. 常用组合逻辑电路。
课程名称：通信系统集成电路设计实验名称：PN9序列与计数器的实现姓名：学号：班级：日期：XXXX年XX月XX日实验二PN9序列与计数器的实现一、实验目的1、了解伪随机序列的应用和产生原理、方法。
2、掌握在FPGA上利用线性反馈移位寄存器实现伪随机码发生器的方法。
3、通过波形仿真验证此实现方法的正确性和伪随机序列的周期性。
4、学会使用VHDL的结构化描述风格设计9~0的计数器。
二、实验环境1、Quartus II 9.1 (32-Bit)2、ModelSim-Altera 6.5a (Quartus II 9.1)3、Win2000操作系统三、实验要求1、PN9(a)利用VHDL语言编程实现伪随机码发生器的设计，在FPGA 内利用线性反馈移位寄存器结构实现伪随机码的产生；(b)将仿真结果dataout.txt文件中的数据导入matlab，统计伪随机序列的周期。
2、计数器采用VHDL结构化描述风格，编程实现9~0的十进制减法计数器。
四、实验内容1、PN9伪随机信号并非随机生成的信号，而是通过相对复杂的一定算法得出的有规律可循的变化信号，具有良好的随机性和接近于白噪声的相关函数，并且有预先的可确定性和可重复性。
这些特性使得伪随机序列得到了广泛的应用，常用于跳频通讯和加密通讯。
伪随机序列虽然不是真正的随机序列，但是当伪随机序列周期足够长时，它便具有随机序列的良好统计特性。
一个n级线性移位寄存器可以用n次多项式来表征，称以此式为特征多项式。
一般情况下，由n级移位寄存器组成的线性反馈电路所产生的序列周期不会超过2n-1。
下图为由n级具有线性反馈逻辑移存器所组成的码序列发生器的框图。
其中反馈系数C k的取值决定了反馈逻辑。
反馈逻辑可由特征多项式f(x)表示：f(x)=c0+c1x+c2x2+c3x3+……+c n x n，其中，n为移存器级数。
m序列：最长线性反馈移存器序列，是最常见和常用的一种伪随机序列，由具有线性反馈的移位寄存器产生的周期最长的序列。
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第一章 导线1. 集成电路的导线已经形成复杂的几何形体,引起电容、电阻和电感等寄生参数效应。
• 会使传播延时增加，性能下降• 会影响功率和能耗的分布• 会引起额外的噪声来源，影响电路的可靠性2. 树结构的RC 网络• 该电路只有一个输入点(s)• 所有的电容都在某个节点与地之间• 该电路不包括任何电阻回路（形成树结构）路径电阻：从源节点s 到任何节点i 之间存在唯一的电阻路径，其总电阻称为路径电阻ii R 。
1([()])iii j j j R R R path s i ==⇒∈→∑共享路径电阻表示从个节点到i 及k 两个节点的路径中共享部分的总电阻ik R 。
1([()()])iik j j j R R R path s i path s k ==⇒∈→⋂→∑艾尔默(Elmore)延时：1NDi i ik k C R τ==∑无分支RC 链，即梯形链的艾尔默延时：用路径电阻替换共享路径电阻 1NDN i ii i C R τ==∑3. 导线RC 延时模型理想导线：没有任何附加参数或寄生元件的简单连线。
导线一端的变化会立刻传递到另一端；导线是一个等势区。
集总式RC 模型：导线的电阻部分很小，并且开关频率在低至中间范围；把分布的电容集总为单个电容。
RC τ=分布式RC 模型：导线寄生参数沿导线长度分布；导线寄生参数沿导线长度分布。
222DN RC rcL τ== T 模型和π 模型的艾尔默延时计算。
T2，T3，Pi3模型的延时第二章CMOS反相器1.CMOS静态特性1)输出摆幅等于电源电压即高电平为VDD，低电平为GND，噪声容限大；2)逻辑电平与器件尺寸无关，所以晶体管可以采用最小尺寸，属于无比例逻辑；3)稳态时输出与VDD或者GND之间总存在一条有限的电阻通路；4)输入阻抗很高，理论上，单个反相器可以驱动无数个门；5)稳态时候，电源和地之间没有直接的通路，没有电流存在（忽略漏电流），即该门电路不消耗任何静态功耗。
2014天津大学集成电路工程考研专业详细介绍一、历年复试分数线2009年总分300，政治45，英语45，数学/专业课一80，专业课二802010年总分310，政治45，英语45，数学/专业课一80，专业课二802011年总分330，政治50，英语50，数学/专业课一90，专业课二90二、考试方向和科目0104085209001组①101思想政治理论②204英语二③302数学二④811电路0104085209002组①101思想政治理论②204英语二③302数学二④813半导体物理或电介质物理0104085209003组①101思想政治理论②204英语二③302数学二④815信号与系统三、专业课参考书813半导体物理或电介质物理1.半导体物理学，（第七版），刘恩科、朱秉升、罗晋生编著，电子工业出版社。
2.《电介质物理导论》，李翰如，成都科技大学出版社3.《电介质物理基础》，孙目珍，华南理工大学出版社4.《电介质物理》，张良莹、姚熹，西安交通大学出版社《天津大学半导体物理考研复习精编》思博天大考研网815信号与系统《信号与线性系统分析（第四版）》，吴大正主编，高等教育出版社。
三、专业介绍集成电路工程是包括集成电路设计、制造、测试、封装、材料、微细加工设备以及集成电路在网络通信、数字家电、信息安全等方面应用的工程技术领域。
该领域工程硕士学位授权单位培养集成电路设计与应用高级工程技术人才和集成电路制造、测试、封装、材料与设备的高级工程技术人才。
研修的主要课程有：政治理论课、外语课、高等工程数学、半导体器件物理、固体电子学、电子信息材料与技术、电路优化设计、数字信息处理、数字通讯、系统通信网络理论基础、数字集成电路、模拟集成电路、集成电路CAD、微处理器结构及设计、集成电路测试方法学、微电子封装技术、微机电系统（MEMS）、VLSI数字信号处理、集成电路与片上系统（SoC）、集成电路制造工艺及设备、现代管理学基础等。
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2012年天津大学集成电路工程专业学位考研参考书专业课考研真题考录比复试线电子信息工程学院专业代码、名称及研究方向人数考试科目备注085209集成电路工程(专业学位_010*******①101思想政治理论②201英语一③301数学一④811电路复试科目:微电子学与固体电子学综合_020*******①101思想政治理论②201英语一③301育明教育中国考研专业课辅导第一品牌育明教育官方网站:2数学一④813半导体物理或电介质物理_0304085209①101思想政治理论②201英语一③301数学一④815信号与系统考研政治每年平均分在4,50分,不是很高,政治取得高分除了靠记忆力还要有一定的技巧,今天我就考研政治中的一些答题技巧,来和同学们分享一下。
选择题分值为50分。
其中单选题16道,满分16分;多选题17道,满分34分。
选择题由于考查范围广,涉及的知识点零散,这种题型很需要考生对教材和大纲有系统而熟练的掌握。
选择题中,多选题的难度较大,它是拉开政治分数的一个题型之一。
单项选择题政治单选是属于必得的高分题型。
而应对单选这种题型,考生在记忆相关概念时一定要明晰,不能模棱两可,尤其是容易混淆的概念,一定要注意区分。
而最能帮助考生区分的方法是适度的习题训练,通过练习来加强记忆和理解。
在得分方面,单选题总分值在16分,考生最好拿12分以上的分数。
天津市考研电子信息工程复习资料数字电路重要知识点详解与例题讲解数字电路是电子信息工程考研中的一门重要课程，对于学生们来说，掌握数字电路的知识点和解题方法是非常关键的。
本文将详细介绍天津市考研电子信息工程复习资料中数字电路的重要知识点，并给出一些例题的讲解，旨在帮助考生们在备考过程中更好地掌握数字电路的相关知识。
一、数字电路的基本概念数字电路是指由逻辑门构成的电路，它能够进行数字信号的输入、处理和输出。
数字电路中的逻辑门包括与门、或门、非门、异或门等。
逻辑门的输入可以是0或1的电平信号，输出也是0或1的电平信号。
二、数字电路的逻辑代数1. 布尔代数布尔代数是数字电路设计和分析的基础，它利用代数的符号和运算规则进行逻辑运算。
布尔代数中的逻辑运算包括与运算、或运算、非运算等。
2. 逻辑函数与逻辑表达式逻辑函数描述了数字电路的逻辑运算关系，它可以用逻辑表达式表示。
逻辑函数的常见表示形式有真值表、卡诺图和逻辑方程等。
三、数字电路的组合逻辑电路组合逻辑电路是指由逻辑门组成，且没有存储器件的数字电路。
它的输出只取决于当前的输入状态，与过去的输入状态无关。
组合逻辑电路常见的设计方法有布尔代数方法和逻辑门电路方法。
四、数字电路的时序逻辑电路时序逻辑电路是指由逻辑门、存储器件和时钟信号构成的数字电路。
它的输出不仅与当前的输入状态有关，还与过去的输入状态有关。
时序逻辑电路常用的存储器件包括触发器和锁存器。
五、数字电路的常用逻辑门1. 与门（AND Gate）与门是指只有所有输入信号都为1时，输出才为1的逻辑门。
2. 或门（OR Gate）或门是指只要有一个输入信号为1，输出就为1的逻辑门。
3. 非门（NOT Gate）非门是指对输入信号取反的逻辑门，即输入为0时，输出为1；输入为1时，输出为0。
4. 异或门（XOR Gate）异或门是指只有输入信号相同时，输出才为0，否则输出为1的逻辑门。
六、例题讲解例题1：已知逻辑函数F(A, B, C) = Σ(0, 2, 4, 6)，求F的最简与或表达式。
数字集成电路设计基本流程（初稿）Shiyafeng2012.4数字集成电路设计的基本流程如图1所示。
这里我们以一个基本的例子来说明数字集成电路的基本设计流程。
一、RTL代码编写根据设计要求编写verilog代码。
示例：要求：编写一个奇数分频器，例如实现对原始时钟clk的7分频。
分析：目的是要实现奇数个分频，那么首先是要实现时钟的半个周期的分离问题。
这里我们通过将原始时钟clk信号进行处理后，得到触发信号clk_tmp,该信号在前三个周期与clk相同，在接下来的半个周期变为~clk，这样就会在本来会出下时钟下降沿的时候再次出现时钟上升沿，从而使用该触发信号作为触发计数信号的话就可以实现7分频。
要产生clk_tmp信号可以考虑将clk和分频信号进行异或操作即可得到。
Verilog代码如下：//Verilog HDL written by shiyafeng//Generate clock divided by odd number//Company:Tianjin University//Date:2012.4.10module odd_div7(//input signalsclk,rst_n,//output signalsclk0,clk1,clk2,clk3);//declare I/O portsinput clk,rst_n;output clk0,clk1,clk2,clk3;//internal signal declarationreg[7:0] state,next_state;reg clk0,clk1,clk2,clk3;wire clk_tmp;//one-hot code for fsmparameter s0=8'b0000_0001,s1=8'b0000_0010,s2=8'b0000_0100,s3=8'b0000_1000,s4=8'b0001_0000,s5=8'b0010_0000,s6=8'b0100_0000,s7=8'b1000_0000;//state triggered by the rising edge of clk_tmp and reseted by asynchronous rst_n with 1'b0always@(posedge clk_tmp or negedge rst_n)if(!rst_n)state<=s0;elsestate<=next_state;//fsm state cycle with s0-->s1-->s2-->s3-->s4-->s5-->s6-->s7-->s0always@(rst_n or state or clk0 or clk1 or clk2 or clk3)if(!rst_n){clk3,clk2,clk1,clk0}=4'b0000; //reset by rst_n if rst_n=1'b0 elsecase(state)s0:beginnext_state=s1;{clk3,clk2,clk1,clk0}=4'b0000;//clk0=1'b0,clk1=1'b0,clk2=1'b0,clk3=1'b0ends1:beginnext_state=s2;{clk2,clk1,clk0}=4'b0001;//clk0=1'b1,clk1=1'b0,clk2=1'b0,clk3=1'b0ends2:beginnext_state=s3;{clk3,clk2,clk1,clk0}=4'b0011;//clk0=1'b1,clk1=1'b1,clk2=1'b0,clk3=1'b0ends3:beginnext_state=s4;{clk3,clk2,clk1,clk0}=4'b0111;//clk0=1'b1,clk1=1'b1,clk2=1'b1,clk3=1'b0ends4:beginnext_state=s5;{clk3,clk2,clk1,clk0}=4'b1111;//clk0=1'b1,clk1=1'b1,clk2=1'b1,clk3=1'b1ends5:beginnext_state=s6;{clk3,clk2,clk1,clk0}=4'b1110;//clk0=1'b1,clk1=1'b1,clk2=1'b1,clk3=1'b0ends6:beginnext_state=s7;{clk3,clk2,clk1,clk0}=4'b1100;//clk0=1'b1,clk1=1'b1,clk2=1'b0,clk3=1'b0ends7:beginnext_state=s0;{clk3,clk2,clk1,clk0}=4'b1000;//clk0=1'b1,clk1=1'b0,clk2=1'b0,clk3=1'b0enddefault:beginnext_state=s0;{clk3,clk2,clk1,clk0}=4'b0000; //default endendcaseassign clk_tmp=clk^clk3; // if clk3=1'b0, clk_tmp=clk;// if clk3=1'b1, clk_tmp=~clk;endmodule二、功能仿真方法1：使用modelsim进行功能仿真。
第一章 导线1. 集成电路的导线已经形成复杂的几何形体,引起电容、电阻和电感等寄生参数效应。
• 会使传播延时增加，性能下降• 会影响功率和能耗的分布• 会引起额外的噪声来源，影响电路的可靠性2. 树结构的RC 网络• 该电路只有一个输入点(s)• 所有的电容都在某个节点与地之间• 该电路不包括任何电阻回路（形成树结构）路径电阻：从源节点s 到任何节点i 之间存在唯一的电阻路径，其总电阻称为路径电阻ii R 。
1([()])iii j j j R R R path s i ==⇒∈→∑共享路径电阻表示从个节点到i 及k 两个节点的路径中共享部分的总电阻ik R 。
1([()()])iik j j j R R R path s i path s k ==⇒∈→⋂→∑艾尔默(Elmore)延时：1NDi i ik k C R τ==∑无分支RC 链，即梯形链的艾尔默延时：用路径电阻替换共享路径电阻 1NDN i ii i C R τ==∑3. 导线RC 延时模型理想导线：没有任何附加参数或寄生元件的简单连线。
导线一端的变化会立刻传递到另一端；导线是一个等势区。
集总式RC 模型：导线的电阻部分很小，并且开关频率在低至中间范围；把分布的电容集总为单个电容。
RC τ=分布式RC 模型：导线寄生参数沿导线长度分布；导线寄生参数沿导线长度分布。
222DN RC rcL τ== T 模型和π 模型的艾尔默延时计算。
T2，T3，Pi3模型的延时第二章CMOS反相器1.CMOS静态特性1)输出摆幅等于电源电压即高电平为VDD，低电平为GND，噪声容限大；2)逻辑电平与器件尺寸无关，所以晶体管可以采用最小尺寸，属于无比例逻辑；3)稳态时输出与VDD或者GND之间总存在一条有限的电阻通路；4)输入阻抗很高，理论上，单个反相器可以驱动无数个门；5)稳态时候，电源和地之间没有直接的通路，没有电流存在（忽略漏电流），即该门电路不消耗任何静态功耗。
2.VTC，参数开关阈值MV : 定义为in outV V=的点（PMOS和NMOS都处于饱和区）。
1DDMrVVr=+，开关阈值取决于r，它是PMOS与NMOS的相对驱动强度比。
MV相对与器件尺寸比值不敏感。
增大Wp和Wn使MV分别移向VDD和GND。
噪声容限：已知IHV和ILV是1outindVdV=-时的点，噪声容限HNM和LNM定义为H DD IHNM V V=-，L ILNM V GND=-。
器件参数对VTC的影响：1)工艺的不确定引起开关阈值的平移，好PMOS差NMOS右移，好NMOS差PMOS左移。
2)降低电源电压，工作在亚阈值。
3. CMOS 反相器动态特性栅漏电容12gd C ：引起瞬态响应的输出过冲。
负载电容L C ：由内部扩散电容1db C 2db C 、互连线电容w C 和扇出电容3g C 4g C 三部分组成。
反相器的延时分析：如何减小传播延时'30.690.594(/)(/2)L DD L DD pHL DSTn n n DSATn DD Tn DSATn C V C V t I W L k V V V V ==-- 1) 减小L C ：细致的版图设计2) 增加晶体管宽长比/W L ：容易引起扩散电容增加（自载效应）3) 提高VDD ，牺牲能量的损耗来换取性能的提高。
反相器尺寸选择：0(1)ext p p irefC t t SC =+ 0int 0.69p eq t R C =反相器的本征延时与门的尺寸无关；无负载时，增加门的尺寸不能减少延时；有负载时，S 很大时反相器延时趋于本征延时时，增大尺寸便不会有什么改善。
第三章 静态CMOS 组合逻辑1. 基本的电路结构上拉网络PUN 和下拉网络PDN ：PDN 由NMOS 构成；PUN 由PMOS 构成。
因为NMOS 产生“强0”而PMOS 器件产生“强1” NMOS 串联相当于“与”逻辑，PMOS 串联相当于“或”逻辑；NMOS 并联相当于“或”逻辑，PMOS 并联相当于“与”逻辑。
NAND ：两个PMOS 并连，与两个NMOS 串连互补；NOR ：两个PMOS 串连，与两个NMOS 并连互补；OR ：NOR 后接INVERTER2. 复合门设计关于扇入：传播延时在最坏的情况下与扇入数的平方成正比大扇入时的设计技巧：1) 调整晶体管尺寸；只有当负载以扇出电容为主时，才有效果。
逐级加大晶体管尺寸：距输出越近，晶体管尺寸越小。
2) 重新排晶体管的顺序，使关键路径靠近输出端。
3)重构逻辑结构，变换逻辑方程的形式，降低对扇入的要求，从而减少门延时4)在输出端和负载之间插入缓冲链。
3.有比逻辑电路目的：减少实现一个给定逻辑功能所需要的晶体管数目，但经常以降低稳定性和付出额外功耗为代价。
4.差分级联电压开关逻辑静态逻辑：互补NMOS下拉管，交叉连接PMOS上拉管；负载：仅一个PMOS管，具有伪NMOS 优点；差分型：同时要求正反输入，面积大，但在要求互补输出或两个下拉网络能共享时比较有利；DCVSL比通常的CMOS逻辑慢（因Latch 反馈作用有滞后现象，但在特定情况下很快，例如存储器纠错逻辑的XOR 门）；无静态功耗，但有较大的翻转过渡（Cross-over）电流。
5.传输管逻辑传输管逻辑实现的AND门，需要较少的晶体管实现给定的功能通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体管数目。
第四章动态CMOS组合逻辑1.动态逻辑门的两个操作阶段动态逻辑门的工作可以分为两个主要阶段：预充电和求值，处于何种工作模式由时钟信号CLK决定。
预充电：当CLK=0时输出节点out被PMOS管Mp预充电值VDD，NMOS求值管Me关断，下拉路径不工作。
求值：当CLK=1时预充电管Mp关断，求值管Me导通求值。
2.动态门的特点1)逻辑功能仅由PDN实现（紧凑），晶体管数目是N+2（静态CMOS需2N个晶体管），输入电容与伪NMOS逻辑相同2)全摆幅输出(VOL = GND 及VOH = VDD)3)无比逻辑–器件尺寸不影响逻辑电平4)上拉速度改善，下拉时间变慢5)快速的开关速度6)输入只允许在预充电阶段变化，在求值阶段必须保持稳定7)简单的动态CMOS 逻辑级不能串联8)需要预充电/求值时钟9)总功耗通常高于静态CMOS10)噪声容限(NML)小，对噪声敏感11)对漏电敏感12)有电荷分享问题3.动态设计中的信号完整性问题1)电荷泄露：一个动态门的工作取决于输出值在电容上的动态存储。
如果下拉网络关断，那么理想情况下，输出在求值阶段应当维持在预充电状态的VDD。
然而由于存在漏电电流，这一电荷将逐渐泄露掉，最终会使这个门的工作出错。
漏电流来源主要是亚阈值导电和反偏二极管。
解决办法：增加一个泄露晶体管补偿漏电。
2)电荷分享：原先存放在C L 上的电荷由C L和C A重新分布（分享），导致输出电压有所下降，鲁棒性降低。
解决办法：采用时钟驱动的晶体管预充电内部关键节点，代价是增加了面积和功耗。
4.动态门的级联问题简单的动态CMOS逻辑不能级联应用，需要采用多米诺逻辑，一个多米诺（Domino）逻辑块由一个n型动态逻辑块后面接一个静态反相器构成；由于多米诺模块输出由一个低阻抗的静态反相器驱动，提高了抗噪声能力。
多米诺逻辑可以串联，串联的数目取决于在求值的时钟阶段，相串联的各级动态逻辑能来得及一个接一个地求值完毕。
多米诺逻辑的特点：逻辑求值的传播如同多米诺骨牌的倾倒，求值阶段的时间决定了（允许的）逻辑深度；只能实现非反相的逻辑（所有的门均为非反相）；只有一个过渡被优化；门为无比逻辑，但电平恢复电路为有比逻辑；节点必须在预充电期间被预充电（这可能限制了PMOS的最小尺寸）；求值期间，输入必须稳定，对nlogic只能有一个上升的过渡。
速度非常快；增加电平恢复电路可以减少漏电和电荷分享问题。
第五章静态时序逻辑电路两种存储机理：正反馈和基于电荷1.存储单元的实现方法比较利用正反馈：静态，信号可以”无限”保持；鲁棒性好，对扰动不敏感；对触发脉冲宽度的要求:触发脉冲的宽度须稍大于沿环路总的传播时间，即两个反相器平均延时的两倍；尺寸大,限制了在计算结构如流水线式数据通路中的应用。
利用电荷存储：动态（要求定期刷新，要求从存储电容中读出信号时不会干扰所存储的电荷，因此要求具有高输入阻抗的器件）双稳态电路：过渡区的增益应当大于1,AB 为稳态工作点，C 为亚稳态点触发翻转(写入数据)的方法：（1）切断反馈环（采用Mux ）（2）触发强度超过反馈环强制驱动（正确设计尺寸）2. 时间参数：1) 建立时间su t ：在时钟翻转（对于正沿触发寄存器为0→ 1翻转）之前数据输入必须有效的时间。
2) 维持时间hold t ：在时钟边沿之后数据输入必须仍然有效的时间。
3) 传播延时clk q t -: 假设建立时间和维持时间都满足要求，输入D 端的数据在最坏情况下的延时clk q t -（相对于时钟边沿）之后被复制到输出端Q 。
3. Latch 和Register锁存器：电平灵敏，不是边沿触发；可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上；有可能发生竞争(Race)现象，只能通过使时钟脉冲的宽度小于（包括反相器在内的）环路的传播时间来避免。
最高时钟频率（最小时钟周期）应满足：clk q pcomb su T t t t -≥++ 维持时间需满足：log cdreg cdic hold t t t +>CLK CLKCLKDQ写入方法：基于（传输门实现）Mux: 尺寸设计容易，晶体管数目多；弱反相器实现。
主从边沿触发寄存器：时钟为高电平时，主Latch 维持，QM 值保持不变，输出值Q 等于时钟上升沿前的输入D 的值，效果等同于“正沿触发”效果等同于“负沿触发”的主从寄存器只需互换正Latch和负Latch的位置。
4.时钟重叠问题非理想时钟会有时钟重叠现象，用伪静态锁存器构成的主从触发器当Clk 和反Clk 发生重迭时，可能引起失效: 当Clk 和反Clk 同时为高时，A 点同时为In 和B 点驱动，造成不定状态。
当Clk 和反Clk 同时为高一段较长时间时，In 可以直接穿通经过主从触发器。
解决办法：产生两相不重叠的时钟，但时钟不重迭部分不能太长以免漏电时间过长引起出错。
第六章动态时序逻辑电路1.动态Latch和Register动态传输门边沿触发寄存器：只需8个晶体管，节省功耗和提高性能，甚·至可只用NMOS实现。
动态特点：比静态Latch和Register 简单；基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据）；“不破坏地”读信息：因此需要输入高阻抗的器件。
