俞健杰抓包实验

实验目的通过使用网路岗抓包工具-iptool软件捕获网络流量，分析数据报结构，从而更加清楚地掌握网络分层的思想，从感性认识飞跃到理性认识。

再通过捕获各个具体协议的通信数据包，一步一步具体分析其实现步骤，更加具体地掌握协议的实现过程。

实验内容任意捕获一个数据包，分析其数据链路层格式、网络层格式和传输层格式，加深学生对计算机网络分层概念的理解。

实验主要仪器和材料一台联网计算机、网路岗抓包工具-iptool软件实验步骤1、打开“网路岗抓包工具-iptool软件”，点击“包过滤”按钮，设置协议过滤仅包含“TCP”，点击“确定”，点击“开始捕包”按钮。

2、开始捕包并获得数据，点击其中一个包，进行分析。

实验结果如下图所示其中序号4、6、7、8、10、11、12为一次会话序号4：SEQ:2374403959 ACK:0序号6：SEQ:1013787468 ACK:2374403960序号7：SEQ:2374403960 ACK:1013787469序号8：SEQ:2374403960 ACK:1013787469序号10:SEQ:1013787469 ACK:2374404845序号11：SEQ:1013787469 ACK:2374404845序号12:SEQ:2374404845 ACK:1013787469下图为原始二进制代码：以下为分析结果：其中MAC header为40 16 9F A1 95 00 6C 62 6D 7D 45 D8 08 00IPV4 header为45 00 00 28 1A 46 40 00 40 06 12 95 C0 A8 01 65 DC B5 6F 32TCP header为C2 17 00 50 8D 86 8A ED 3C 6D 2C 49 50 10 FE 40 60 0C 00 00Destination Address：目的MAC地址Source Address：源MAC地址Version：4 表示IP协议的版本号为4，即IPV4,占4位，Header Length：5（20 Bytes），表示IP包头的总长度为20个字节，该部分占4个位。

电⼦科⼤⽹络安全实验2Wireshark抓包分析实验完整分析实验2 Wireshark抓包分析实验⼀、实验原理TCP三次握⼿准则介绍TCP是因特⽹中的传输层协议，使⽤三次握⼿协议建⽴连接。

当主动⽅发出SYN连接请求后，等待对⽅回答SYN，ACK。

这种建⽴连接的⽅法可以防⽌产⽣错误的连接，TCP使⽤的流量控制协议是可变⼤⼩的滑动窗⼝协议。

第⼀次握⼿：建⽴连接时，客户端发送SYN包(SEQ=x)到服务器，并进⼊SYN_SEND状态，等待服务器确认。

第⼆次握⼿：服务器收到SYN包，必须确认客户的SYN(ACK=x+1),同时⾃⼰也送⼀个SYN包(SEQ=y),即SYN+ACK包，此时服务器进⼊SYN_RECV状态。

第三次握⼿：客户端收到服务器的SYN+ACK包，向服务器发送确认包ACK(ACK=y+1),此包发送完毕，客户端和服务器进⼊Established状态，完成三次握⼿。

HTTP协议介绍HTTP协议⽤于在Internet上发送和接收消息。

HTTP协议是⼀种请求-应答式的协议 ——客户端发送⼀个请求，服务器返回该请求的应答，所有的请求与应答都是HTTP包。

HTTP协议使⽤可靠的TCP 连接，默认端⼝是80。

HTTP的第⼀个版本是HTTP/0.9，后来发展到了HTTP/1.0，现在最新的版本是HTTP/1.1。

HTTP/1.1由RFC 2616 定义。

⼆、实验⽬的1、了解并会初步使⽤Wireshark，能在所⽤电脑上进⾏抓包。

2、了解IP数据包格式，能应⽤该软件分析数据包格式。

3、了解HTTP请求中的三次握⼿准则，并能利⽤该软件对该过程进⾏简要分析。

三、实验内容（1）安装wireshark软件，并使⽤该软件捕获HTTP请求中的报⽂，分析该过程中TCP建⽴连接的握⼿过程以及报头各字段的含义，记录实验结果和数据。

（2）尝试利⽤wireshark软件捕获Ping请求中的报⽂，并分析报⽂中各字段的含义，记录实验结果和数据。

网络抓包分析实验报告一：实验目的：1. 学习使用网络数据抓包软件Ethereal，对互连网进行数据抓包，巩固对所学知识的理解二：实验内容：1：分析IP，ICMP的报文格式。

三：实验工具Wireshark抓包软件四：实验步骤1、安装Wireshark，简单描述安装步骤。

2、打开wireshark，选择接口选项列表。

或单击“Capture”，配置“option”选项。

3、设置完成后，点击“start”开始抓包，显示结果。

4、选择某一行抓包结果，双击查看此数据包具体结构5、抓ICMP时在开始->运行cmd->tracert 五：分析1：IP报文分析报文格式：截图：分析：由图可知：IP报文版本号是IPV4，首部长度：20 bytes，数据包总长度：58，标示符：0x7335，标志：0x00，比特偏移：0，寿命：112，上层协议：UDP，首部校验和：0x071d，并且是正确的。

源IP地址：61.142.208.196目的IP地址：192.168.1.102二：ＩＣＭＰ报文分析截图如下：ICMP格式有抓包显示截图可知：类型：8 （回显请求）代码/编码：0校验和：0xf2ff（正确的校验和）标示符：0x0300；序列号：512(0x0200)通过这次试验，培养了自己动手的能力，另外，通过对wireshark抓包软件的使用，用其来抓取数据包，对ip, icmp报文的格式有了进一步的了解，通过对报文格式的分析，并且把课本上多学的理论知识与实践结合起来，对以前的知识得到深化和巩固，为以后学习新的知识打下基础，也提高了学习的兴趣，收获很大。

本科实验报告实验名称：利用EtherPeek工具进行的网络抓包实验学员：学号：专业：所属学院：国防科学技术大学训练部制【实验名称】利用Wireshark工具进行的抓包实验【实验目的】通过Wireshark软件捕获并观察ARP协议、ICMP协议、FTP协议、HTTP协议以及TCP协议的工作原理，包括协议序列和报文内容【实验内容】实验环境描述：网络环境：因特网操作系统：Windows 7软件：Wiresharkv1.12.4实验步骤：1.Ping命令（ARP, ICMP分析）2.在实验主机使用FTP应用(FTP分析)3.在实验主机使用web应用(HTTP分析)【实验过程】1.ping命令(ICMP、ARP分析)实验主机的IP地址为：实验主机的MAC地址为：9c:4e:36:cf:db:e4在实验主机的命令框内输入命令：pingWireshark抓获的数据包如下：观察可得，抓获的报文里协议类型有ICMP与ARP。

（前12条是输入ping命令后抓取的）（1）ICMP分析：首先明确一下ICMP的相关知识：ICMP是（Internet Control Message Protocol）Internet控制报文协议。

它是TCP/IP协议族的一个子协议，用于在IP主机、路由器之间传递控制消息。

控制消息是指网络通不通、主机是否可达、路由是否可用等网络本身的消息。

这些控制消息虽然并不传输用户数据，但是对于用户数据的传递起着重要的作用。

各种ICMP报文的前32bits都是三个长度固定的字段：type类型字段(8位)、code代码字段(8位)、checksum校验和字段(16位) 8bits类型和8bits代码字段：一起决定了ICMP报文的类型。

常见的有：类型0、代码0：回应应答。

类型3、代码0：网络不可达类型3、代码1：主机不可达类型5、代码1：为主机重定向数据包类型8、代码0：回应类型11、代码0：传输中超出TTL（常说的超时）16bits校验和字段：包括数据在内的整个ICMP数据包的校验和，其计算方法和IP头部校验和的计算方法是一样的。

实验一网络连接抓包实验实验目的及要求:1）熟悉抓包工具wireshark, 掌握该软件的使用；2）加强TCP/IP协议结构认识, 根据抓获包尝试分析网络连接步骤；实验内容:1）启动wireshark, 熟悉软件各部分的功能和使用；打开邮箱、qq或其他网络应用软件, 进行抓包, 并根据抓获的数据分析网络连接的原理。

格式要求:根据实验报告格式填写各部分内容。

其中, 总结是针对实验过程中存在的问题或解决方法或者经验给出总结。

附：实验报告格式:实验名称一、实验目的1）熟悉抓包工具wireshark, 掌握该软件的使用；2）加强TCP/IP协议结构认识, 根据抓获包尝试分析网络连接步骤；二、实验步骤1.使用wireshark, 进行抓包, 并在抓的数据中, 找到成功三次握手的数据:2.TCP是主机对主机层的传输控制协议, 提供可靠的连接服务, 采用三次握手确认建立一个连接:位码即tcp标志位,有6种标示:SYN(synchronous建立联机) ACK(acknowledgement 确认) PSH(push传送) FIN(finish结束) RST(reset重置) URG(urgent紧急)Sequence number(顺序号码) Acknowledge number(确认号码)3.第一次握手: 主机A发送位码为syn＝1数据包到服务器, 主机B由SYN=1知道, A要求建立联机；4.第二次握手: 主机B收到请求后要确认联机信息, 向A发送ack number=(主机A的seq+1),syn=1,ack=15.第三次握手: 主机A收到后检查ack number是否正确, 即第一次发送的seq number+1,以及位码ack 是否为1, 若正确, 主机A会再发送ack number=(主机B的seq+1),ack=1, 主机B收到后确认seq值与ack=1则连接建立成功。

6.完成三次握手, 主机A与主机B开始传送数据。

网络抓包实验报告网络抓包实验报告一、实验目的网络抓包是一种常见的网络分析技术，通过截获和分析网络通信数据包，可以深入了解网络通信过程中的细节和问题。

本实验旨在通过抓包实践，掌握网络抓包的基本原理和操作方法，并能够利用抓包工具进行网络数据分析。

二、实验环境本次实验使用了一台运行Windows 10操作系统的电脑，并安装了Wireshark作为网络抓包工具。

Wireshark是一款开源的网络协议分析软件，可以截获并分析网络数据包。

三、实验步骤1. 安装Wireshark：从官方网站下载Wireshark安装包，并按照提示完成安装过程。

2. 打开Wireshark：双击Wireshark桌面图标，启动软件。

3. 选择网络接口：在Wireshark界面的主菜单中，点击“捕获”选项，选择要进行抓包的网络接口。

4. 开始抓包：点击“开始”按钮，Wireshark开始截获网络数据包。

5. 进行网络通信：在另一台电脑上进行网络通信，例如访问一个网站或发送电子邮件。

6. 停止抓包：在Wireshark界面的主菜单中，点击“停止”按钮，停止截获网络数据包。

7. 分析数据包：在Wireshark界面的数据包列表中，可以看到截获的网络数据包，点击其中的一条数据包，可以查看其详细信息。

四、实验结果与分析通过实验，我们成功截获了多个网络数据包，并进行了分析。

在分析过程中，我们发现了一些有趣的现象。

首先，我们观察到了HTTP通信中的明文传输问题。

在抓包过程中，我们截获了一些HTTP请求和响应的数据包，其中包含了网页的内容。

通过查看数据包的详细信息，我们发现这些数据包中的内容并没有进行加密处理，因此存在信息泄漏的风险。

这提醒我们在进行网络通信时，应尽量使用HTTPS等加密协议来保护数据的安全性。

其次，我们还观察到了TCP连接的建立和断开过程。

在进行网络通信时，客户端和服务器之间需要建立TCP连接来传输数据。

通过分析数据包中的TCP协议头部信息，我们可以清晰地看到连接的建立过程，包括三次握手和连接的断开过程，包括四次挥手。

ICMP抓包分析目录一、Echo request（8、0） (3)二、Echo reply（0、0） (3)三、Network unreachable（3、0） (3)1、实验环境 (4)2、实验步骤 (4)3、报文分析 (5)四、Host unreachable（3、1） (5)1、实验环境 (5)2、实验步骤 (5)3、报文分析 (6)五、Protocol unreachable（3、2） (6)1、实验环境 (7)2、实验步骤 (7)3、报文分析 (8)六、Port unreachable（3、3） (9)1、实验环境 (9)2、实验步骤 (9)3、报文分析 (9)七、Fragment needed but DF is set（3、4） (10)1、实验环境 (10)2、实验步骤 (10)3、报文分析 (10)八、Redirect datagrams for the Host（5、1） (11)1、实验环境 (11)2、实验步骤 (11)3、报文分析 (12)九、Time exceed（11、0） (13)1、实验环境 (13)2、实验步骤 (13)3、报文分析 (13)十、附件（报文） (14)本文档演示设计实验环境并抓取常见ICMP类型报文，通过实验过程重点理解ICMP 差错消息在什么情况下产生。

报文分析重点查看红色框选部分。

一、Echo request（8、0）Echo request即回显请求，使用ping命令发送给某地址的报文，该类型不需要设计实验环境，在主机上ping某地址（非本机且目标地址或网关ARP能解析成功）即可在网卡上抓取到该类型报文。

本文档不进行演示。

二、Echo reply（0、0）Echo reply即回显应答，当某主机（接口）收到回显请求，必须对请求作出应答，应答报文的ICMP头中的ID、Sequence number、数据部分与回显请求相同。

该类型不需要设计实验环境，在主机上ping通某地址（非本机）即可在网卡上抓取到该类型报文。

第３２卷第１期北京电子科技学院学报２０２４年３月Ｖｏｌ．３２Ｎｏ．１ＪｏｕｒｎａｌｏｆＢｅｉｊｉｎｇＥｌｅｃｔｒｏｎｉｃＳｃｉｅｎｃｅａｎｄＴｅｃｈｎｏｌｏｇｙＩｎｓｔｉｔｕｔｅＭａｒ．２０２４基于国产ＦＰＧＡ的可选算法引擎的密码模块实现陈雪松㊀赵海淇㊀李秀滢北京电子科技学院，北京㊀１０００７０摘㊀要：在国产ＦＰＧＡ芯片上设计并实现密码算法是服务于我国关键基础设施建设的一项举措㊂为探讨新型密码算法模块实现的可行性，基于国产ＦＰＧＡ芯片设计了一款可选算法引擎的硬件密码模块，该模块可集成于嵌入式系统中，基于ＳＰＩ接口实现了两种分组密码算法引擎的自主选择以及多组数据的一次性加解密处理㊂在此基础上，对比分析了在国产ＦＰＧＡ实现的ＳＭ４算法引擎和ｕＢｌｏｃｋ算法引擎的性能，并将ＳＭ４算法部署在国内和国外两款同档次的ＦＰＧＡ芯片上，对两种芯片的性能等方面进行对比分析㊂实验结果可知，利用国产ＦＰＧＡ芯片实现硬件密码模块具有较好的可行性，为ＦＰＧＡ的国产化替代提供一定的借鉴经验㊂关键词：国产ＦＰＧＡ；ＳＭ４；ｕＢｌｏｃｋ；可选算法；紫光同创；Ａｌｔｅｒａ中图分类号：ＴＰ９１８㊀㊀㊀文献标识码：Ａ文章编号：１６７２－４６４Ｘ（２０２４）１－１２－２２∗㊀基金项目：北京市自然科学基金资助项目（４２３２０３４）；中央高校基本科研业务费专项资金项目（３２８２０２３０３８，３２８２０２２６４，３２８２０２２４１）∗∗㊀作者简介：陈雪松（１９９８－），女，硕士研究生㊂研究方向：密码工程㊁物联网物理安全㊂赵海淇（１９９９－），男，硕士研究生㊂研究方向：人工智能安全㊂李秀滢（１９７５－），女（回），通信作者，硕士，副教授㊂研究方向：密码工程㊁嵌入式系统安全㊂Ｅ－ｍａｉｌ：ｌｉｘｉｕｙｉｎｇ＠ｂｅｓ⁃ｔｉ．ｅｄｕ．ｃｎ㊀㊀引言随着我国网络数字化时代的到来，数据安全已成为突出的社会问题㊂为了保障数据的应用安全，诞生了许多以密码技术为核心的安全防护机制，进而也催生了基于软硬件设计实现的专用密码算法模块［１］㊂虽然软件实现的密码算法模块可变能力强，但其数据处理效率相对较低，而ＡＳＩＣ（专用集成电路，ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）技术形成的密码算法模块缺乏算法更换和配置的灵活性㊂比较而言，ＦＰＧＡ（现场可编程门阵列，ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）丰富的逻辑资源㊁高超的灵活性以及大吞吐量并行的工作效率，使其更加适用于密码算法模块的实现㊂所以很多实际应用中，都采用ＦＰ⁃ＧＡ实现密码模块的方案㊂目前，我国已开展了采用ＦＰＧＡ实现商用密码算法模块技术的研究，如ＳＭ３［２］㊁ＳＭ４［３］㊂也诞生了许多由我国学者自主设计研发的新型密码算法，但这些新型算法如ＴＡＮＧＲＡＭ［４］㊁ｕＢｌｏｃｋ［５］等目前仅处于单一算法引擎的应用研究阶段，少有将多个算法集合起来进行泛化应用的案例，这势必降低用户使用密码引擎的选择性，同时也没有充分发挥ＦＰＧＡ灵活性的优势㊂在同一ＦＰＧＡ芯片上利用可重构技术［６］实现多个算法引擎的复用是当前普遍受关注的解决方案㊂可重构技术在一定程度上提升了芯片逻辑资源的使用率，但同时也存在着资源下载占用时间长㊁算法配置时间消耗大的问题㊂第３２卷基于国产ＦＰＧＡ的可选算法引擎的密码模块实现㊀随着芯片集成度的快速提升，在许多低成本高资源的芯片中实现多算法并行分布也成为一种好的解决方案，它在保证逻辑资源充分利用的同时，可以极大地提升下载时长㊁缩短算法配置时间㊂另外，硬件密码算法模块实现所采用的ＦＰ⁃ＧＡ芯片，目前还主要依赖于国外的芯片，如Ｘｉｌ⁃ｉｎｘ公司的Ｖｉｒｔｅｘ系列㊁Ａｌｔｅｒａ公司的Ｃｙｃｌｏｎｅ系列等，未能在底层芯片技术上实现完全的自主可控，这在数据安全方面存在极大隐患，而从算法到芯片的全国产化才是未来密码应用发展的必然方向㊂本文基于国产ＦＰＧＡ芯片，设计并实现了一款可选算法引擎的硬件密码模块，该密码模块基于ＳＰＩ（串行外围接口，ＳｅｒｉａｌＰｅｒｉｐｈｅｒａｌＩｎｔｅｒ⁃ｆａｃｅ）接口自定义了类ＡＰＤＵ（应用协议数据单元，ＡｐｐｌｉｃａｔｉｏｎＰｒｏｔｏｃｏｌＤａｔａＵｎｉｔ），可为用户提供两种分组算法的自主选择和多组（每组１２８ｂｉｔ）数据一次性加解密处理的功能㊂本文选择的两种分组密码算法为国密算法ＳＭ４和新型分组算法ｕＢｌｏｃｋ，采用的ＦＰＧＡ芯片为紫光同创的ＰＧＬ２２Ｇ芯片㊂论文在设计模块系统方案的基础上，比较分析了两种分组算法在ＰＧＬ２２Ｇ上的性能表现以及分组算法ＳＭ４在不同ＦＰＧＡ芯片上的运行效率㊂为在国产化ＦＰＧＡ芯片上实现硬件密码系统，提供一定的可借鉴经验㊂１㊀技术介绍１ １㊀密码算法结构原理１ １ １㊀ＳＭ４密码算法ＳＭ４［７］是由国家密码管理局颁布的商用分组密码算法，当前已被ＩＳＯ／ＩＥＣ组织列为国际标准㊂ＳＭ４密码算法的加密分组长度为１２８ｂｉｔ，采用３２轮加密操作，每轮运算使用不同的轮密钥，算法结构主要包括密钥扩展单元和轮变换单元［８］㊂（１）轮变换单元ＳＭ４密码算法的一次加密运算是将一组１２８ｂｉｔ明文加密成１２８ｂｉｔ密文㊂整个加密算法由３２轮非线性迭代运算组成，一次迭代运算为一轮变换（也称轮函数），在最后一轮变换结束后输出结果（Ｘ３２，Ｘ３３，Ｘ３４，Ｘ３５），之后对其进行反序变换，最终输出密文［９］㊂每个Ｘｉ以字长（３２ｂｉｔ）为单位㊂ＳＭ４加密算法的轮变换结构如图１所示㊂其中ｉ代表第ｉ轮变换（ｉ＝０，１，２， ，３１），轮密钥是通过密钥扩展函数生成的，在每轮加密变换中使用对应的第ｉ个轮密钥ｒｋｉ㊂设轮函数的输入为（Ｘｉ，Ｘｉ＋１，Ｘｉ＋２，Ｘｉ＋３），则轮函数可表示为：Ｆ（Ｘｉ＋１，Ｘｉ＋２，Ｘｉ＋３，Ｘｉ＋４）＝Ｘｉ Ｔ（Ｘｉ＋１ Ｘｉ＋２ Ｘｉ＋３ ｒｋｉ）（１）其中，Ｔ运算由非线性Ｓ盒变换和线性移位变换组成㊂图１㊀ＳＭ４算法轮变换单元的基本结构解密运算与加密运算的算法结构相同［１０］，唯一不同之处在于解密轮变换中轮密钥反序使用，即（ｒｋ３１，ｒｋ３０， ，ｒｋ０）㊂（２）密钥扩展单元ＳＭ４密码算法轮变换单元中使用的轮密钥是通过密钥扩展算法从初始密钥中获得的［１１］㊂初始密钥的长度与明文分组长度相同，均为１２８ｂｉｔ；经过密钥扩展运算生成的轮密钥长度为３２ｂｉｔ㊂密钥扩展算法共迭代运算３２轮，每轮生成的轮密钥应用于对应轮次的加密变换㊂图２㊃３１㊃北京电子科技学院学报２０２４年所示为密钥扩展单元的算法结构㊂其中ｉ代表第ｉ轮扩展（ｉ＝０，１，２， ，３１），参数ＦＫ和ＣＫ均为指定参数不可变㊂图２㊀ＳＭ４算法密钥扩展单元的基本结构１ １ ２㊀ｕＢｌｏｃｋ密码算法ｕＢｌｏｃｋ密码算法［１２］是全国密码算法设计竞赛中的一等奖分组密码算法㊂其加解密数据分组长度和密钥长度可选１２８ｂｉｔ或２５６ｂｉｔ，分别记为ｕＢｌｏｃｋ－１２８／１２８㊁ｕＢｌｏｃｋ－１２８／２５６和ｕＢｌｏｃｋ－２５６／２５６㊂ｕＢｌｏｃｋ密码算法逻辑结构同样包括轮变换单元和密钥扩展单元，该算法在抗安全性分析㊁实现效率以及适应性上都具有较好的表现㊂为了与国密算法ＳＭ４进行对比，本文实现的ｕＢｌｏｃｋ算法为ｕＢｌｏｃｋ－１２８／１２８，即其分组长度和密钥长度均为１２８ｂｉｔ㊂（１）轮变换单元ｕＢｌｏｃｋ－１２８／１２８密码算法（以下简称ｕＢｌｏｃｋ算法）的一次加密运算是将一组１２８ｂｉｔ的明文加密成１２８ｂｉｔ的密文㊂整个加密算法由１６轮迭代运算组成，一轮迭代运算为一轮变换（轮函数），最后一轮变换后的结果Ｘ与轮密钥ＲＫ１６进行异或运算，得到最终的密文㊂ｕＢｌｏｃｋ加密算法的轮变换单元的算法结构如图３所示㊂其中，ｉ代表第ｉ轮的轮变换（ｉ＝０，１，２， ，１５），轮密钥是通过密钥扩展算法生成的，在每轮加密变换中使用对应的第ｉ个轮密钥ＲＫｉ㊂图３㊀ｕＢｌｏｃｋ算法轮变换单元的基本结构ｕＢｌｏｃｋ解密算法的轮变换结构与加密算法的基本呈逆序关系，密文与轮密钥进行异或运算后，将结果分组先进行向量置换，再进行移位变换和异或运算，最后通过Ｓ盒变换得到轮变换的结果㊂解密变换中的Ｓ盒㊁向量置换均为加密变换中Ｓ盒㊁向量置换的逆运算，移位变换为加密算法中的反向位移㊂解密变换中轮密钥ＲＫｉ倒序使用㊂（２）密钥扩展单元ｕＢｌｏｃｋ算法轮变换单元中使用的轮密钥共有１７个，具体分为初始轮密钥ＲＫ０和１６个生成轮密钥ＲＫ１ ＲＫ１６㊂将１２８ｂｉｔ的密钥Ｋ放置在寄存器中，作为初始轮密钥ＲＫ０，然后进行１６轮（ｉ＝１，２， ，１６）的密钥扩展迭代运算，每轮形成ＲＫｉ，最终形成１６个生成轮密钥㊂寄存器按公式（２）进行更新㊂Ｋ０ Ｋ１ Ｋ２ Ｋ３ѳＲＫｉ－１Ｋ０ᶄ Ｋ１ᶄѳＰＫ（Ｋ０ Ｋ１）Ｋ２ᶄѳＫ２ ＳＫ（Ｋ０ᶄ ＲＣｉ）Ｋ３ᶄѳＫ３ Ｔｋ（Ｋ１ᶄ）㊃４１㊃第３２卷基于国产ＦＰＧＡ的可选算法引擎的密码模块实现㊀ＲＫｉѳＫ２ᶄ Ｋ３ᶄ Ｋ１ᶄ Ｋ０ᶄ（２）其中，ＰＫ为１６个半字节的向量置换；ＲＣ为常数，给定值不可变；Ｓｋ为８个４比特Ｓ盒的并置；Ｔｋ为半字节模２的运算㊂（Ｋ０，Ｋ１，Ｋ２，Ｋ３）由输入的轮密钥ＲＫｉ－１平分成四组构成，（Ｋ２ ，Ｋ３ ，Ｋ１ ，Ｋ０ ）为每组密钥经过运算后重新组合后形成的轮密钥ＲＫｉ㊂ｕＢｌｏｃｋ算法轮密钥扩展单元的基本结构如图４所示㊂图４㊀ｕＢｌｏｃｋ算法密钥扩展单元的基本结构２㊀可选算法模块的设计与实现２ １㊀系统结构设计本密码模块系统基于ＰＧＬ２２Ｇ为核心的ＦＰＧＡ开发平台进行设计，系统的总体结构如图５所示㊂系统由四部分组成：ＳＰＩ接口模块㊁数据包解包封包模块㊁ＳＭ４密码算法引擎以及ｕＢｌｏｃｋ密码算法引擎㊂该ＦＰＧＡ密码模块系统对外提供密码服务的接口为ＳＰＩ或ＳＱＩ（四通道ＳＰＩ接口）㊂该密码模块的应用对象主要针对的是ＭＣＵ等微处理器的主机端，本文在ＳＰＩ接口协议的基础上，又设计了类ＡＰＤＵ协议，用于两系统间的应用通信㊂主机端向ＦＰＧＡ系统下达选定算法的加解密命令ＡＰＤＵ，ＦＰＧＡ系统根据命令ＡＰＤＵ进行相应算法引擎的调度，算法引擎并行地进行加解密运算处理，并将运算结果通过ＳＰＩ接口的响应ＡＰＤＵ返回给主机端㊂图５㊀硬件密码模块的系统结构２ ２㊀ＳＭ４密码算法引擎的实现２ ２ １㊀硬件实现的设计（１）实现结构的设计本文设计的ＳＭ４密码算法引擎的硬件实现结构由输入寄存器㊁输出寄存器㊁密钥数据寄存器㊁密钥生成单元㊁轮密钥寄存器㊁ＳＭ４加解密轮函数单元㊁状态机控制器和Ｉ／Ｏ接口组成［１３，１４］㊂基本单元结构如图６所示，其中所述的寄存器都是根据实际需要定义的多比特数据存储单元㊂图６㊀ＳＭ４算法引擎的硬件实现结构图６中，密钥数据寄存器用于存储初始化数据和初始密钥，输入㊁输出寄存器用于存储待处理的输入数据和已处理的输出数据㊂多个明文分组加解密运算使用的密钥相同，所以ＳＭ４算法引擎的３２个轮密钥生成操作只进行一次，之后存储在轮密钥寄存器中，待轮变换单元加解密操作时使用㊂ＳＭ４轮变换对１２８ｂｉｔ的输入数据寄存器中的内容循环迭代运算３２轮后，完成加㊃５１㊃北京电子科技学院学报２０２４年解密运算，１２８ｂｉｔ的结果数据存储在输出寄存器中㊂状态机控制器统一控制ＳＭ４算法引擎各功能单元的工作调度转换㊂（２）状态机设计状态机是ＦＰＧＡ硬件实现的核心逻辑，本文设计的ＳＭ４算法引擎，其状态机控制器的控制逻辑主要分为Ｉｄｌｅ状态㊁ＧｅｔＲｅａｄｙ状态㊁Ｇｅｔ⁃ＫｏｒＤ０状态㊁ＧｅｔＫｏｒＤ１状态和ＧｅｔＲｅｓｕｌｔ状态，状态机转换过程如图７所示㊂图７㊀ＳＭ４算法引擎的状态机在图７中，Ｉｄｌｅ状态为空状态，用来等待外㊀㊀㊀部就绪信号，以控制状态机进入其它工作状态；ＧｅｔＲｅａｄｙ状态主要是控制向密钥数据寄存器写入初始密钥或者向输入寄存器写入明文，控制下一状态转换；ＧｅｔＫｏｒＤ０状态主要进行轮密钥扩展运算，并且将每轮生成的轮密钥存储到轮密钥寄存器中；ＧｅｔＫｏｒＤ１状态主要进行轮函数加解密运算；ＧｅｔＲｅｓｕｌｔ状态用于将最终加解密结果输出，然后重新将状态机置为Ｉｄｌｅ状态㊂２ ２ ２㊀仿真结果针对ＳＭ４密码算法引擎的硬件实现，本文利用紫光同创公司自主研发的ＰＤＳ软件和Ｍｏｄ⁃ｅｌｓｉｍ软件进行了引擎实现的仿真，仿真结果如图８所示㊂从图８中可以看出，一组１２８ｂｉｔ的数据 ｈ０１２３４５６７８９ａｂｃｄｅｆｆｅｄｃｂａ９８７６５４３２１０ 经过加密后得到密文结果 ｈ６８１ｅｄｆ３４ｄ２０６９６５ｅ８６ｂ３ｅ９４ｆ５３６ｅ４２４６ ㊂再把该密文放入算法引擎中进行解密，得到解密明文结果为 ｈ０１２３４５６７８９ａｂｃｄｅｆｆｅｄｃｂａ９８７６５４３２１０ ㊂仿真结果表明，ＳＭ４算法引擎的实现是正确的㊂图８㊀ＳＭ４算法引擎实现的仿真结果２ ３㊀ｕＢｌｏｃｋ密码算法引擎的实现２ ３ １㊀硬件实现的设计（１）实现结构的设计系统设计的ｕＢｌｏｃｋ密码算法引擎的实现结构由密钥数据寄存器㊁输入寄存器㊁输出寄存器㊁密钥生成单元㊁轮密钥寄存器㊁ｕＢｌｏｃｋ轮函数加解密单元㊁状态机控制器和Ｉ／Ｏ接口组成㊂由于本文选用的ｕＢｌｏｃｋ算法与ＳＭ４算法同为１２８ｂｉｔ的分组密码算法，且通过上述算法原理介绍可知，虽然二者在密钥扩展和轮变换单元中的运算逻辑有所不同，但算法引擎所需的功能结构基本相同，因此将其硬件实现结构与接口信号设计成一致的，具体如图９所示㊂为了实现多种算法引擎的可选操作，将各算法引擎的接口部分设计成了通用的接口信号，即在ｕＢｌｏｃｋ算法引擎中使用相同的接口信号㊂其中各信号的功能包括：ｃｌｋ为时钟信号，由系统时钟统一调度；ＫｅｙＩｎ为密钥数据输入信号（１２８ｂｉｔ），与之相匹配的ＫｅｙＲｄｙ为密钥数据准㊃６１㊃第３２卷基于国产ＦＰＧＡ的可选算法引擎的密码模块实现㊀图９㊀ｕＢｌｏｃｋ算法引擎的硬件实现结构备就绪信号，用于指示算法引擎进行轮密钥的生成工作；ＤａｔａＩｎ为待加解密数据输入信号（１２８ｂｉｔ），用于向引擎内部传输待加解密的数据，与之相匹配的ＩｎＲｄｙ为准备就绪信号，指示算法引擎开始进行加解密运算工作；ｏｐＭｏｄｅ为模式选择信号，用于指示算法引擎进行加密或解密运算；ＤａｔａＯｕｔ为加解密完成后的数据输出信号（１２８ｂｉｔ）；ＫＶｌｄ和ＯＶｌｄ是分别用来向上级模块指示密钥扩展运算完成及加解密运算完成的标志信号㊂图１１㊀ｕＢｌｏｃｋ算法引擎的仿真结果（２）状态机设计ｕＢｌｏｃｋ算法引擎的状态机控制逻辑主要包括：Ｉｄｌｅ状态㊁ＫｅｙＥｘｐ状态㊁Ｓ０状态㊁ＫｅｙＥｘｐＮｏｐ状态㊁Ｅｎｃ状态㊁Ｄｅｃ０状态㊁Ｄｅｃ１状态和ＥｎｃＤｅｃ⁃Ｎｏｐ状态，状态转换过程如图１０所示㊂图１０中，状态机控制器控制密钥扩展和加解密运算两个过程的流转㊂ＫｅｙＥｘｐ状态㊁Ｓ０状态和ＫｅｙＥｘｐＮｏｐ状态为密钥扩展要经历的３个流转状态，而Ｅｎｃ状态㊁Ｄｅｃ０状态㊁Ｄｅｃ１状态和ＥｎｃＤｅｃＮｏｐ状态为加解密运算要经历的４个流图１０㊀ｕＢｌｏｃｋ算法引擎的状态机转状态㊂㊀㊀Ｉｄｌｅ状态为空状态，主要用来等待外部就绪信号，进而控制状态机进入运算状态，并向密钥数据寄存器写入初始密钥或者向输入寄存器写入待处理的明密文数据㊂在密钥扩展过程中，ＫｅｙＥｘｐ和Ｓ０两个状态用于进行轮密钥的生成，并将生成的轮密钥存储到轮密钥寄存器中；ＫｅｙＥｘｐＮｏｐ状态为密钥扩展结束状态，其控制状态机返回Ｉｄｌｅ状态，并输出完成信号㊂在加解密运算过程中，Ｅｎｃ状态为加密运算，Ｄｅｃ０和Ｄｅｃ１状态为解密运算，在加密或解密完成后均会将结果输出到输出寄存器中；ＥｎｃＤｅｃＮｏｐ状态为运算结束状态，其控制状态机返回Ｉｄｌｅ状态，并输出完成信号㊂２ ３ ２㊀仿真结果针对ｕＢｌｏｃｋ密码算法引擎的硬件实现，本文利用ＰＤＳ软件和Ｍｏｄｅｌｓｉｍ软件进行了引擎实现的仿真，仿真结果如图１１所示㊂㊃７１㊃北京电子科技学院学报２０２４年㊀㊀从图１１中可以看到，一组１２８ｂｉｔ的数据 ｈ０１２３４５６７８９ａｂｃｄｅｆｆｅｄｃｂａ９８７６５４３２１０ 经加密后得到密文结果为 ｈ３２１２２ｂｅｄｄ０２３ｃ４２９０２３４７０ｅ１１５８ｃ１４７ｄ ，再把该密文放入算法引擎中进行解密，得到明文结果为 ｈ０１２３４５６７８９ａｂｃｄｅｆｆｅｄｃｂａ９８７６５４３２１０ ㊂仿真结果表明ｕＢｌｏｃｋ算法引擎的实现是正确的㊂２ ４㊀数据分组组包调度模块为了提升密码模块的处理速度（吞吐量），本文设计了ＦＰＧＡ系统通过ＳＰＩ接口一次可处理多组（每组１２８ｂｉｔ）的明密文数据［１５］，这里以最多处理１６组（２５６字节）的数据包为例介绍其设计思路㊂系统在密码算法引擎接口的基础上，设计了分组组包调度模块，用于对多组的数据包进行分组㊁引擎调度以及组包等操作㊂该调度模块先将ＳＰＩ接口接收的类ＡＰＤＵ中的数据段拆解成一个个１２８ｂｉｔ明密文数据分组，然后根据类ＡＰＤＵ中的命令码选择调度相应的密码算法引擎，进行数据加解密运算，最后将每组运算结果打包成结果数据包待统一输出㊂２ ４ １㊀硬件实现的设计ＦＰＧＡ中的程序块是并行执行逻辑，而本文设计的分组组包调度模块与密码算法引擎之间是一个协同顺序执行逻辑，所以将该调度模块设计成与密码算法引擎之间进行乒乓式操作的状态机结构，进而保证多组数据被正确的加解密处理㊂这里设计的分组组包调度模块的状态机工作逻辑分为ＩｄｌｅＤａｔａ状态㊁ＩｎｐｕｔＤａｔａ状态和Ｏｕｔ⁃ｐｕｔＤａｔａ状态㊂其中，ＩｄｌｅＤａｔａ状态为空状态，主要根据ＳＰＩ模块发送来的操作码初始启动密码引擎模块进行相应的操作，操作包括密钥扩展㊁加密和解密，并设置相应的状态转换信号；Ｉｎｐｕｔ⁃Ｄａｔａ状态用来进行数据包分组，每次向密码引擎模块传输一组１２８ｂｉｔ数据，密钥数据仅启动密码引擎操作一次，并标记密钥扩展完成信号量；ＯｕｔｐｕｔＤａｔａ状态用来进行数据组包，根据密码引擎模块传回的结果数据进行组包操作，并判断全部数据是否加解密完成，若完成则控制状态机返回ＩｄｌｅＤａｔａ状态，若未完成则进入ＩｎｐｕｔＤａｔａ状态继续解包并传输新一组的数据㊂状态机的具体控制逻辑如图１２所示㊂图１２㊀数据分组组包调度模块的状态机分组组包调度模块的状态机部分的算法伪码如下算法１所示㊂算法１分组组包调度信号说明：ｃｌｋ，系统时钟信号；ＩｎＲｄｙ＿ｏ，整包数据传输完成信号；ＫｅｙＲｄｙ＿ｏ，密钥数据传输完成信号；ＯＶｌｄ，一组数据运算完成信号；ＫＶｌｄ，密钥扩展完成信号㊂ａ）ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅｃｌｋ）ｂｅｇｉｎｂ）㊀㊀ｃａｓｅ（工作状态）ｃ）㊀㊀㊀ＩｄｌｅＤａｔａ：㊀／／准备空状态ｄ）㊀㊀㊀ｂｅｇｉｎｅ）㊀㊀㊀㊀ｉｆ（ＩｎＲｄｙ＿ｏ）㊀㊀㊀工作状态＝ＩｎｐｕｔＤａｔａｆ）㊀㊀㊀㊀ｅｌｓｅｉｆ（ＫｅｙＲｄｙ＿ｏ）工作状态＝ＯｕｔｐｕｔＤａｔａｇ）㊀㊀㊀ｅｎｄｈ）㊀㊀㊀ＩｎｐｕｔＤａｔａ：㊀／／数据包分组状态ｉ）㊀㊀㊀ｂｅｇｉｎｊ）㊀㊀㊀㊀从输入的整包数据中选择一组数据进行加解密运算ｋ）㊀㊀㊀㊀工作状态＝ＯｕｔｐｕｔＤａｔａｌ）㊀㊀㊀ｅｎｄｍ）㊀㊀㊀ＯｕｔｐｕｔＤａｔａ：㊀／／数据组包状态ｎ）㊀㊀㊀ｂｅｇｉｎｏ）㊀㊀㊀㊀ｉｆ（ＯＶｌｄ）ｂｅｇｉｎ㊀ｐ）㊀㊀㊀㊀㊀保存一组加解密完成的数据ｑ）㊀㊀㊀㊀㊀完成一组，计数＋１ｒ）㊀㊀㊀㊀㊀ｉｆ（计数＝＝分组数量）工作状态＝ＩｄｌｅＤａｔａ㊃８１㊃第３２卷基于国产ＦＰＧＡ的可选算法引擎的密码模块实现㊀ｓ）㊀㊀㊀㊀㊀ｅｌｓｅ㊀㊀㊀㊀工作状态＝ＩｎｐｕｔＤａｔａｔ）㊀㊀㊀㊀ｅｎｄｕ）㊀㊀㊀㊀ｅｌｓｅｉｆ（ＫＶｌｄ）㊀工作状态＝ＩｄｌｅＤａｔａｖ）㊀㊀㊀ｅｎｄｗ）㊀㊀ｅｎｄｃａｓｅｘ）ｅｎｄ２ ４ ２㊀Ｄｅｂｕｇ调试在多组数据调度密码引擎进行数据处理的过程中，不同信号之间很容易产生时序不协调㊁不匹配的问题，通常这种情况用Ｍｏｄｅｌｓｉｍ仿真是解决不了问题的㊂这就需要启动ＰＤＳ开发工具中的Ｄｅｂｕｇ功能，在Ｄｅｂｕｇ中通过增加触发条件和信号观察器，来抓取程序运行中的中间结果，进而分析出时序问题，一点点修改程序，使各信号时序衔接匹配正确㊂图１３展示了数据分组组包调度模块调度ＳＭ４算法引擎进行一包数据（每组１６字节，共１６组）加密时，ＰＤＳ的ｄｅｂｕｇ调试器中的结果，对比图８中一组ＳＭ４加解密结果不难看出，分组组包调度模块能正确工作㊂图１３㊀ＰＤＳ的Ｄｅｂｕｇｇｅｒ工具中使用ＳＭ４算法引擎加密一包数据的调试结果㊀㊀在图１３中，当ｃｍｄ＿ＳＭ４为０ｘ０２时，代表加密操作命令，该信号的出现将启动算法引擎进行一包数据的加密，它也是Ｄｅｂｕｇｇｅｒ调试器数据抓取的触发条件㊂ｓｔａｒｔ＿ｆｌａｇ＿ｒｏｕｎｄ为一组（１６字节）数据加解密的启动信号，高有效；ｒｏｕｎｄ＿ｏｖｅｒ为一组数据加解密完成信号，高有效㊂ｃｎｔ为处理的数据组数计数器，ｐＫｅｙ为轮密钥，ｔｅｍｐｏｕｔ为加密结果暂存寄存器㊂３㊀密码算法引擎的性能分析㊀㊀本文设计的硬件密码模块主要依托的是型号为ＰＧＬ２２Ｇ－６ＦＢＧ２５６的国产ＦＰＧＡ㊂本小节首先介绍ＰＧＬ２２Ｇ与国内外其他型号芯片的资源对比㊂其次分析使用的两款密码算法在ＰＧＬ２２Ｇ上的运行效果㊂最后，为了更好的分析国内和国外ＦＰＧＡ的性能差异，分别在实验室所使用的国内㊁国外两款ＦＰＧＡ芯片上进行了以ＳＭ４算法引擎为例的性能比较㊂３ １㊀ＰＧＬ２２Ｇ资源对比ＰＧＬ２２Ｇ［１６］是紫光同创Ｌｏｇｏｓ系列的ＦＰＧＡ器件，面向工业控制市场的需求，ＰＧＬ２２Ｇ提供了丰富的片上时钟和ＲＡＭ资源以及乘法器，支持ＬＶＤＳ差分标准㊁ＭＩＰＩ接口标准以及丰富的用户Ｉ／Ｏ，并集成了１０６６Ｍｂｐｓ硬核ＤＤＲ３和硬核ＡＤＣ等资源㊂正是源于该芯片丰富的资源和高性能的运算速度，非常适合用于构建性能要求较高的密码算法硬件模块，目前已被许多具有技术创新和国产自主可控需求的中国系统设备厂商采用㊂如表１所示，挑选了几款与ＰＧＬ２２Ｇ性能相近的芯片进行比较㊂分别是国产高云公司的ＧＷ２Ａ－１８系列芯片和美国ＸＩＬＩＮＸ公司的Ｓｐａｒ⁃ｔａｎ－６系列芯片㊂由于后续３ ３节中会对ＰＧＬ２２Ｇ和Ａｌｔｅｒａ公司ＣｙｃｌｏｎｅⅣＥ系列的ＥＰ４ＣＥ７５Ｆ２９Ｃ６芯片进行算法实现上的比较，因此表中还添加了该芯片的资源数据㊂从表１中数据可知，ＰＧＬ２２Ｇ的资源情况在完全满足本文设计的硬件密码模块的各项要求的情况下，其价格最优㊂㊃９１㊃北京电子科技学院学报２０２４年表１㊀芯片资源对比芯片厂商紫光同创高云ＸＩＬＩＮＸＡＬＴＥＲＡ型号ＰＧＬ２２ＧＧＷ２Ａ－１８ＸＣ６ＳＬＸ１６ＥＰ４ＣＥ７５工艺４０ｎｍ５５ｎｍ４５ｎｍ６０ｎｍ内核电压１ １Ｖ１ ０Ｖ１ ０Ｖ１ ０ＶＬＵＴ６ ９，１１２ （等效）ＬＵＴ５１７，５３６ １８，２２４ （等效）ＬＵＴ４２１，０４３２０，７３６２１，８６９７５，４０８分布式ＲＡＭ７１Ｋｂｉｔ４１Ｋｂｉｔ１３６Ｋｂｉｔ２，７４５ＫｂｉｔＰＬＬ６４２４ＩＯＢＡＮＫ６８４８单芯片价格７０元１６０元９８元１５８元㊀㊀注：１个ＬＵＴ６等效于２个ＬＵＴ５，１个ＬＵＴ５等效于１ ２个ＬＵＴ６３ ２㊀ＰＧＬ２２Ｇ芯片上的性能分析表２记录了两种算法引擎在ＰＧＬ２２Ｇ上运行时的逻辑资源使用情况㊂两种算法选取的数据分组和密钥长度均为１２８ｂｉｔ，Ｉ／Ｏ端口的设计基本相同，因此两种算法引擎的Ｉ／Ｏ端口使用量皆为３９０㊂而从ＬＵＴ和寄存器使用情况来看，ｕＢｌｏｃｋ的使用量基本是ＳＭ４的２ ５倍㊂表２㊀ＰＧＬ２２Ｇ芯片的逻辑资源使用情况算法ＴｏｔａｌＬＵＴｓＴｏｔａｌＲｅｇｉｓｔｅｒｓＩ／ＯＰｏｒｔｓＳＭ４１４２０１３２６３９０ｕＢｌｏｃｋ３４９１２７３６３９０表３中记录了两种算法工作时的最大时钟频率及相应吞吐量㊂测试方法为事前生成加解密过程中需要的轮密钥，然后使用该组轮密钥一次性将一包数据（２５６字节）进行加解密处理，再根据定义［１７］：吞吐量（率）＝处理的比特数／所用秒数，计算出密码引擎的吞吐量㊂从结果可知，ＳＭ４工作的最大时钟频率约为ｕＢｌｏｃｋ的２倍，但ｕＢｌｏｃｋ吞吐量却比ＳＭ４高出约３０Ｍｂｉｔ／ｓ，这说明ｕＢｌｏｃｋ的工作效率更高㊂分析这一现象的主要原因在于两种算法在加解密过程中的迭代运算轮数不同，ＳＭ４加密一组数据需迭代３２轮，即需要３２个时钟周期才能完成一次加密操作，而ｕＢｌｏｃｋ的迭代运算轮数为１６，ＦＰＧＡ是典型的并行处理逻辑单元，运算轮数对速度起决定作用㊂表３㊀算法性能分析ＦＰＧＡ芯片算法模块最大时钟频率吞吐量ＰＧＬ２２ＧＳＭ４２２６ ５０１ＭＨｚ９０６Ｍｂｉｔ／ｓＰＧＬ２２ＧｕＢｌｏｃｋ１１７ ３９８ＭＨｚ９３９Ｍｂｉｔ／ｓ３ ３㊀两种芯片上的性能对比选取中国紫光同创公司研发的Ｌｏｇｏｓ系列ＰＧＬ２２Ｇ芯片与美国Ａｌｔｅｒａ公司ＣｙｃｌｏｎｅⅣＥ系列的ＥＰ４ＣＥ７５Ｆ２９Ｃ６芯片进行对比分析㊂两款芯片都属于当前市面上中低端ＦＰＧＡ芯片，芯片资源对比已在前文中给出㊂本文在两款芯片上对ＳＭ４算法引擎的实现进行了仿真㊂表４记录了ＳＭ４算法引擎在两款ＦＰＧＡ芯片上的资源使用情况㊂ＰＧＬ２２Ｇ器件中的逻辑单元为ＬＵＴ５㊂ＥＰ４ＣＥ７５Ｆ２９Ｃ６器件使用的逻辑单元为ＬＵＴ４㊂由文献［１６］可知ＰＧＬ２２Ｇ中使用的每个ＬＵＴ５等效为１ ２个ＬＵＴ４㊂通过计算可知，本文设计的ＳＭ４算法引擎在紫光同创芯片上使用了约１７０４个ＬＵＴ４㊂结合表中ＬＵＴ单元㊁寄存器单元和Ｉ／Ｏ端口的使用数量可知，紫光芯片的逻辑单元使用量少于Ａｌｔｅｒａ芯片，其它资源的使用情况大致相同㊂表４㊀ＳＭ４逻辑资源使用情况ＦＰＧＡ芯片ＴｏｔａｌＬＵＴｓＴｏｔａｌＲｅｇｉｓｔｅｒｓＴｏｔａｌｐｉｎｓ紫光ＰＧＬ２２Ｇ１７０４（ＬＵＴ５折算为ＬＵＴ４）１３２６３９０ＡｌｔｅｒａＥＰ４ＣＥ７５Ｆ２９Ｃ６２０００（ＬＵＴ４）１３４４３９０根据文献［１７］吞吐量计算公式可以得到密码算法的吞吐量计算方法，具体如公式（３）所示㊂吞吐量＝分组数据长度ˑ最大时钟频率迭代运算轮数（３）表５记录了ＳＭ４算法在两款芯片上工作的最大时钟频率和相应吞吐量的对比㊂从表中结果可知，在算法的相同工作模式（ＥＣＢ模式）下，紫光芯片工作的最大时钟频率是Ａｌｔｅｒａ芯片的１ ７６倍㊂由于所使用的ＳＭ４算法分组长度为１２８ｂｉｔ，加解密迭代轮数为３２轮，根据公式（３）计算可知，紫光芯片运行ＳＭ４算法的吞吐量同㊃０２㊃第３２卷基于国产ＦＰＧＡ的可选算法引擎的密码模块实现㊀样是Ａｌｔｅｒａ芯片的１ ７６倍㊂这说明本文设计的ＳＭ４算法引擎在紫光芯片上的工作效率略高于Ａｌｔｅｒａ芯片㊂表５㊀ＳＭ４算法性能分析ＦＰＧＡ芯片最大时钟频率吞吐量紫光ＰＧＬ２２Ｇ２２６ ５ＭＨｚ９０６Ｍｂｉｔ／ｓＡｌｔｅｒａＥＰ４ＣＥ７５Ｆ２９Ｃ６１２８ ５ＭＨｚ５１４Ｍｂｉｔ／ｓ综合上述分析情况可知，在逻辑资源使用相近的情况下，紫光ＰＧＬ２２Ｇ芯片的吞吐量更大㊂说明紫光ＰＧＬ２２Ｇ芯片在硬件密码模块实现上比Ａｌｔｅｒａ的ＥＰ４ＣＥ７５Ｆ２９Ｃ６芯片更有优势㊂４㊀结论㊀㊀本文设计了一个可选算法引擎的硬件密码模块ＦＰＧＡ实现方案㊂该密码模块由基于ＳＰＩ（ＳＱＩ）接口的自定义通信协议㊁ＳＭ４和ｕＢｌｏｃｋ密码算法引擎以及基于数据分组的组包调度模块组成，实现了两种密码算法自主选择㊁一次性加解密处理多组数据的高性能硬件密码模块㊂在后续应用中可根据引擎的接口配置，自主扩展其它分组密码算法，具有一定的普适性和可扩展性㊂本论文在密码模块设计实现的基础上，基于国产ＦＰＧＡ平台进一步讨论了实现的两种算法引擎的性能差异，以及不同ＦＰＧＡ芯片的性能差异㊂通过实验分析可知，对于分组长度和密钥长度均为１２８ｂｉｔ的两种分组算法引擎来说，在ＰＧＬ２２Ｇ芯片上ＳＭ４算法引擎的资源使用要略少于ｕＢｌｏｃｋ算法引擎，而ｕＢｌｏｃｋ算法引擎的工作效率略高于ＳＭ４算法㊂此外，ＳＭ４算法引擎实现在国产ＰＧＬ２２Ｇ芯片与国外产ＥＰ４ＣＥ７５Ｆ２９Ｃ６芯片上的测试结果说明，在国产ＰＧＬ２２Ｇ芯片上实现的硬件密码模块实现，其性能高于在国外产的ＥＰ４ＣＥ４０Ｆ２９Ｃ６芯片上的实现㊂这在一定程度上表明，推广ＦＰＧＡ芯片国产化替代的可行性㊂在多组数据的加解密运算效率上，本文方案还有提升空间㊂可以根据算法的工作模式设计多级流水线结构，进而实现多组数据的同时加解密处理，这不仅会提高多组数据之间的运算效率，还可以极大程度上提高片内资源的使用效率㊂如何提高多组数据的运算效率将成为后续进一步研究的方向㊂参考文献［１］㊀王剑锋，张应辉，马华．浅谈密码学与信息安全［Ｊ］．西安文理学院学报（自然科学版），２０２０，２３（１）：３４－３６．［２］㊀郑佳乐，韩跃平，唐道光．ＦＰＧＡ平台ＳＭ３密码杂凑算法的优化设计［Ｊ］．单片机与嵌入式系统应用，２０２３，２３（０５）：３３－３６＋３９．［３］㊀赵保磊，范玉进，张建军等．基于ＦＰＧＡ的多秘钥ＳＭ４加解密模块设计［Ｃ］／／天津市电子学会．第三十六届中国（天津）２０２２ＩＴ㊁网络㊁信息技术㊁电子㊁仪器仪表创新学术会议论文集．２０２２：２４６－２４８．［４］㊀王建新，许弘可，郑玉崝等．基于ＦＰＧＡ的ＴＡＮＧＲＡＭ分组密码算法实现［Ｊ／ＯＬ］．计算机应用研究，１－７［２０２４－０１－０７］．ｈｔ⁃ｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０ １９７３４／ｊ．ｉｓｓｎ．１００１－３６９５ ２０２３ ０４ ０１９０．［５］㊀吴文玲，张蕾，郑雅菲等．分组密码ｕＢｌｏｃｋ［Ｊ］．密码学报，２０１９，６（０６）：６９０－７０３．［６］㊀陈翔宇．基于ＦＰＧＡ的多算法可重构加解密系统的设计［Ｄ］．哈尔滨：哈尔滨工业大学，２０２０．［７］㊀ＪｉｎｔａｏＲ，ＺｈｅＣ．ＣｈｏｓｅｎＰｌａｉｎｔｅｘｔＣｏｍｂｉｎｅｄＡｔｔａｃｋａｇａｉｎｓｔＳＭ４Ａｌｇｏｒｉｔｈｍ［Ｊ］．ＡｐｐｌｉｅｄＳｃｉｅｎｃｅｓ，２０２２，１２（１８）：９３４９．［８］㊀ＡｌｉｆＡＺ，Ａ．Ｈ．Ａ，ＦａｒｉｄａＲ，ｅｔａｌ．Ｓｙｓｔｅｍ⁃ａｔｉｃｌｉｔｅｒａｔｕｒｅｒｅｖｉｅｗ：Ｔｒｅｎｄａｎａｌｙｓｉｓｏｎｔｈｅｄｅｓｉｇｎｏｆｌｉｇｈｔｗｅｉｇｈｔｂｌｏｃｋｃｉｐｈｅｒ［Ｊ］．ＪｏｕｒｎａｌｏｆＫｉｎｇＳａｕｄＵｎｉｖｅｒｓｉｔｙ－ＣｏｍｐｕｔｅｒａｎｄＩｎｆｏｒ⁃㊃１２㊃。

FlowVisor学习修改记录版本号修改人修改日期新增/修改内容概要V0.1 *** 2014-08-06 Flowvisor基本概念，以及安装V0.2 *** 2014-08-07 Flowvisor相关操作，以及mininet V0.3 *** 2014-08-08 Flowvisor、mininet以及ODL连接V0.4 *** 2014-08-11 之前内容的修改，flowspace实验V0.5 *** 2014-08-14 虚网划分实验V0.6 *** 2014-08-15 基于Vlan的端口划分V0.7 *** 2014-08-17 基于传输层的虚网划分V0.8 *** 2014-08-18 基于MAC地址的虚网划分V0.9 *** 2014-08-20 基于MAC地址和应用端口的虚网划分V1.0 *** 2014-08-21 基于网络2,3,4层虚网的划分目录FlowVisor学习 (1)1.FlowVisor (3)1.1.FlowVisor介绍 (3)1.1.1.FlowVisor基本概念 (3)1.1.2.切片 (3)1.1.3.流规则 (4)1.1.4.带宽 (4)1.1.5.拓扑结构 (4)1.1.6.转发表 (5)1.2.FlowVisor安装过程 (5)1.3.FlowVisor基本操作 (6)1.3.1.切片操作 (6)1.3.1.流规则操作 (7)2.Mininet (8)2.1.SDN 与Mininet 概述 (8)2.2.Mininet的特性 (8)2.3.常用指令 (9)3.Opendaylight (9)3.1.ODL概念 (9)3.2.ODL的框架原则 (9)3.3.框架概述 (10)4.建立连接 (11)4.1.FlowVisor部分 (11)4.2.Mininet部分 (12)4.3.Opendaylight部分 (14)4.4.抓包看看tcp连接 (15)5.基于实验的flowspace细述 (16)5.1.全路径，单向数据通路 (16)5.2.全路径，双向数据通路 (16)5.3.指定路径，单向数据通路 (17)5.4.指定路径，双向数据通路 (18)5.5.流规则结论 (19)1.FlowVisor1.1.FlowVisor介绍FlowVisor是建立在OpenFlow之上的网络虚拟化平台，它可以将物理网络分成多个逻辑网络，从而实现开放软件定义网络（SDN）。

linux内核下数据包的捕获与分析
刘赟
【期刊名称】《中国水运（下半月）》
【年(卷),期】2008(008)005
【摘要】在linux下,在用户态调用libpcap库函数,存在数据从内存空间到用户空间拷贝的问题.本文通过例子探讨了netfilter框架在内核中的实现,并利用netfilter 框架进行网络数据的捕捉与数据包信息的提取.
【总页数】2页(P111-112)
【作者】刘赟
【作者单位】郧阳医学院计算机课部,湖北,十堰,442000
【正文语种】中文
【中图分类】TP311.12
【相关文献】
1.Linux下数据包捕获的若干重要问题探讨
2.高速网络环境下数据包捕获技术的分析
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