计组-4位乘法器实验报告

4位乘法器的设计乘法器是计算机中非常重要的组成部分，用于实现数字乘法运算。

在设计4位乘法器时，需要考虑到多个方面，如计算的准确性、速度和功耗等。

本文将详细探讨4位乘法器的设计原理、逻辑电路实现以及性能分析。

1.乘法器的基本原理乘法操作是通过将被乘数与乘数一位一位地相乘，再将各位的结果相加得到最终的乘积。

因此，4位乘法器的设计需要考虑到每一位乘法的计算和结果的累加。

2.乘法器的逻辑电路实现2.14位乘法器的简单实现最简单的方法是采用两个4位二进制数相乘的定义，即将每一位的乘积相加得到最终的结果。

这可以通过4个并行的与门和一些全加器来实现。

具体的逻辑电路图如下所示：A0───────┐┌─────A1───────┤├─────A2───────┤├─────A3───────┤├─────AND0 OR0 CoutB0───────┐│B1───────┤XOR0B2───────┤B3───────┘从上图可以看出，A0到A3和B0到B3分别作为输入，经过与门得到各位的乘积，然后通过一系列的全加器将乘积相加得到最终结果。

在这种设计中，每个位的计算之间是并行的，因此可以快速得到乘法运算的结果。

2.2优化的4位乘法器上述简单实现的4位乘法器虽然能够实现乘法运算，但其性能方面存在一些不足。

为了提高性能，可以采用更复杂的逻辑电路设计。

一种常见的优化方法是使用布斯加算器（Booth's Algorithm）来实现乘法运算。

这种方法通过将乘法运算转化为位移和加减运算来减少乘法的次数，从而提高性能。

具体的实现方法如下：1)将被乘数和乘数拓展到5位，比特位B4作为符号位，初始值为0。

2)将被乘数拓展为4位乘子，乘数拓展为5位乘数。

3)初始化中间结果为0。

4)迭代循环4次进行乘法运算，每次进行下面的步骤：-如果乘数的最低位和符号位相同，什么都不做。

-如果乘数的最低位为0且前一位为1，将乘数和被乘数相加。

-如果乘数的最低位为1且前一位为0，将乘数和被乘数相减。

.课程设计.教学院计算机学院课程名称计算机组成原理题目4位乘法整列设计专业计算机科学与技术班级2014级计本非师班姓名唐健峰同组人员黄亚军指导教师2016 年10 月 5 日1 课程设计概述1.1 课设目的计算机组成原理是计算机专业的核心专业基础课。

课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。

同时也巩固了我们对课本知识的掌握，加深了对知识的理解。

在设计中我们发现问题，分析问题，到最终的解决问题。

凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。

1.2 设计任务设计一个4位的二进制乘法器：输入信号：4位被乘数A（A1,A2,A3,A4）, 4位乘数B（B1,B2,B3,B4）,输出信号：8位乘积q(q1,q2,q3,q4,q5,q6,q7,q8).1.3 设计要求根据理论课程所学的至少设计出简单计算机系统的总体方案，结合各单元实验积累和课堂上所学知识，选择适当芯片，设计简单的计算机系统。

（1）制定设计方案：我们小组做的是4位阵列乘法器，4位阵列乘法器主要由求补器和阵列全加器组成。

（2）客观要求要掌握电子逻辑学的基本内容能在设计时运用到本课程中，其次是要思维灵活遇到问题能找到合理的解决方案。

小组成员要积极配合共同达到目的。

2 实验原理与环境2.1 1.实验原理计算机组成原理，数字逻辑，maxplus2是现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

用乘数的每一位去乘被乘数，然后将每一位权值直接去乘被乘数得到部分积，并按位列为一行每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值，将各次部分积求和得到最终的对应数位的权值。

一、实验目的1. 理解相乘器的基本原理和工作方式。

2. 掌握相乘器的构造方法和测试方法。

3. 分析相乘器的性能指标，如精度、速度和功耗。

4. 培养动手能力和实验操作技能。

二、实验原理相乘器是一种实现两个数相乘的电子电路。

根据乘法运算的原理，可以将乘法分解为一系列加法和移位操作。

相乘器通常采用补码形式进行运算，以保证运算的符号位正确。

三、实验器材1. 74LS181 4位并行乘法器2. 74LS86 4位全加器3. 74LS123 4位同步移位寄存器4. 74LS00 2输入与非门5. 74LS02 2输入或非门6. 74LS20 4位D触发器7. 74LS244 8位三态缓冲器8. 74LS08 2输入与门9. 74LS139 2-4线译码器10. 74LS74 4位D触发器11. 74LS32 4位优先编码器12. 74LS175 8位锁存器13. 74LS04 6反相器14. 74LS573 8位三态锁存器15. 74LS112 4位双向移位寄存器16. 电源17. 测试仪18. 负载电阻19. 接线板四、实验步骤1. 根据实验原理图，搭建相乘器电路。

2. 检查电路连接是否正确，确保电路无短路和开路现象。

3. 在测试仪上设置测试数据，如A=3，B=5。

4. 逐个检查相乘器的各个模块，观察输出结果。

5. 记录相乘器的输出结果，与测试仪显示结果进行对比。

6. 逐步改变输入数据，观察相乘器的性能表现。

7. 分析相乘器的精度、速度和功耗等性能指标。

五、实验结果与分析1. 实验结果（1）当A=3，B=5时，相乘器输出结果为15。

（2）改变输入数据，观察相乘器的输出结果，结果符合预期。

2. 分析（1）相乘器的精度：在实验过程中，相乘器的输出结果与测试仪显示结果基本一致，说明相乘器的精度较高。

（2）相乘器的速度：相乘器的运算速度较快，可以满足实际应用需求。

（3）相乘器的功耗：相乘器的功耗相对较低，有利于降低系统功耗。

四位硬件乘法器一、实验目的：1、学习移位相加时序式乘法器的设计方法2、学习层次化设计方法3、学习原理图调用VHDL模块方法4、熟悉EDA仿真分析方法二、实验原理：乘法器的原理是，乘法通过逐项移位相加原理来实现，从被乘数的最地位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。

ARICTL是乘法运算控制电路，它的START信号的上升沿与高电平有两个功能，即16位寄存器清0和被乘数A向移位寄存器SREG加载；它的低电平则作为乘法使能信号CLK位乘法时钟信号，被乘数加载于4位右移寄存器SREG 后，在时钟同步下由低位至高位逐位移出，当其为1时，与门ANDARITH打开，4位乘数B在同一节拍进入4位加法器，与上一节拍锁存在16位锁存器REG的高4位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器；而当被乘数的移出位为0时，与门全0输出。

如此往复，直至4个时钟脉冲后，乘法运算过程中止，此时REG的输出值即最后乘积。

三、实验设备：计算机一台操作系统：WINDOWS XP软件：ispDesignEXPERT System四、实验步骤：1、4位右移寄存器SREGLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG ISPORT(EN:IN STD_LOGIC;CLK: IN STD_LOGIC;LOAD:IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0);QB: OUT STD_LOGIC);END SREG;ARCHITECTURE ART1 OF SREG ISSIGNAL REG:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(CLK,LOAD)BEGINIF CLK'EVENT AND CLK='1'THENIF LOAD='1'THEN REG<=DIN;ELSEREG(2 DOWNTO 0)<=REG(3 DOWNTO 1);END IF;END IF;END PROCESS;QB<=REG(0);END ART1;2、4位加法器ADDERLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER ISPORT(CIN:IN STD_LOGIC_VECTOR;B,A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);S: OUT STD_LOGIC_VECTOR(4 DOWNTO 0);COUNT:OUT STD_LOGIC_VECTOR);END ADDER;ARCHITECTURE ART2 OF ADDER ISBEGINS<='0'&A+B;END ART2;3、选通与门模块ANDARITHLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ANDARITH ISPORT(ABIN:IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ANDARITH;ARCHITECTURE ART3 OF ANDARITH ISBEGINPROCESS(ABIN,DIN)BEGINFOR I IN 0 TO 3 LOOPDOUT(I)<=DIN(I) AND ABIN;END LOOP;END PROCESS;END ART3;4、锁存器REGLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG ISPORT(CLK,CLR,EN:IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(4 DOWNTO 0);Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END REG;ARCHITECTURE ART4 OF REG ISSIGNAL R8S:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(CLK,CLR)BEGINIF CLR='1'THEN R8S<=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1'THENR8S(2 DOWNTO 0)<=R8S(3 DOWNTO 1);R8S(7 DOWNTO 3)<=D;END IF;END PROCESS;Q<=R8S;Q1<=R8S(7 DOWNTO 4);Q2<=R8S(3 DOWNTO 0);END ART4;5、运算控制器ARICTLLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ARICTL ISPORT(CLK: IN STD_LOGIC;START: IN STD_LOGIC;CLKOUT: OUT STD_LOGIC;RSTALL: OUT STD_LOGIC;ARIEND: OUT STD_LOGIC);END ENTITY ARICTL;ARCHITECTURE ART5 OF ARICTL ISSIGNAL CNT:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINRSTALL<=START;PROCESS(CLK,START) ISBEGINIF START='1'THEN CNT<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF CNT<4 THENCNT<=CNT+1;END IF;END IF;END PROCESS;PROCESS(CLK,CNT,START) ISBEGINIF START='0'THENIF CNT<4 THENCLKOUT<=CLK;ARIEND<='0';ELSE CLKOUT<='0';ARIEND<='1';END IF;ELSE CLKOUT<=CLK;ARIEND<='0';END IF;END PROCESS;END ARCHITECTURE ART5;6、顶层原理图。

4位数字乘法器设计
设计一个4位数字乘法器需要考虑多个方面，包括硬件设计和
算法实现。

首先，在硬件设计方面，可以使用逻辑门、寄存器和加法器等
元件来实现。

可以将两个4位的输入数分别存储在两个寄存器中，
然后使用逻辑门和加法器来实现乘法运算。

具体来说，可以使用乘
法器的部分积计算方法，将被乘数的每一位与乘数的每一位相乘，
并将结果相加得到最终的乘积。

另外，还需要考虑溢出和进位的处理。

在乘法过程中，可能会
产生进位，需要确保算法能够正确处理进位。

同时，乘法的结果可
能会超出4位的表示范围，因此需要考虑如何处理溢出的情况。

在算法实现方面，可以采用乘法的基本原理，逐位相乘并累加
的方法来实现4位数字的乘法运算。

可以使用循环结构来逐位相乘
并累加，同时考虑进位和溢出的情况，确保算法的正确性和稳定性。

总的来说，设计一个4位数字乘法器需要综合考虑硬件设计和
算法实现两个方面，确保乘法器能够正确高效地进行4位数字的乘法运算。

学院计算机组成原理实验报告年级学号姓名成绩专业实验地点指导教师实验项目乘法器实验日期一．实验目的：理解并掌握乘法器的原理二．实验步骤（1）打开QuartusII。

（2）将子板上的JTAG端口与PC机的并行口用下载电缆连接。

打开实验台电源。

（3）执行Tools—Programmer命令，将shifter.sof下载到FPGA中。

注意在执行Programmer命令中应在Programmer/configure下的方框中打勾，然后下载。

（4）在实验台上通过模式开关选择FPGA-CPU独立调试模式010.（5）将短路子DZ3短接且短路子DZ4 断路。

使FPGA-CPU所需要的时钟使用正单脉冲时钟。

三．实验代码--实验6.6 Booth乘法器LIBRARY IEEE;USE IEEE.Std_logic_1164.ALL;ENTITY booth_multiplier ISGENERIC(k : POSITIVE := 3); --input number word length less onePORT( multiplicand : IN BIT_VECTOR(k DOWNTO 0);multiplier : IN BIT_VECTOR(k DOWNTO 0);clock : IN BIT;product : INOUT BIT_VECTOR((2*k + 2) DOWNTO 0);final : OUT BIT);END booth_multiplier;ARCHITECTURE structural OF booth_multiplier ISSIGNAL mdreg : BIT_VECTOR(k DOWNTO 0);SIGNAL adderout : BIT_VECTOR(k DOWNTO 0);SIGNAL carries : BIT_VECTOR(k DOWNTO 0);SIGNAL augend : BIT_VECTOR(k DOWNTO 0);SIGNAL tcbuffout : BIT_VECTOR(k DOWNTO 0);SIGNAL adder_ovfl : BIT;SIGNAL comp : BIT;SIGNAL clr_md : BIT;SIGNAL load_md : BIT;SIGNAL clr_pp : BIT;SIGNAL load_pp : BIT;SIGNAL shift_pp : BIT;SIGNAL boostate : NATURAL RANGE 0 TO 2*(k + 1) :=0;BEGINPROCESS --main clocked process containing all sequential elementsBEGINWAIT UNTIL (clock'EVENT AND clock = '1');--register to hold multiplicand during multiplicationIF clr_md = '1' THENmdreg<= (OTHERS => '0');ELSIF load_md = '1' THENmdreg<= multiplicand;ELSEmdreg<= mdreg;END IF;--register/shifter accumulates partial product valuesIF clr_pp = '1' THENproduct<= (OTHERS => '0');product((k+1) downto 1) <= multiplier;ELSIF load_pp = '1' THENproduct((2*k + 2) DOWNTO (k + 2)) <= adderout; --add to top halfproduct((k+1) DOWNTO 0) <= product((k+1) DOWNTO 0); --refresh bootm half ELSIF shift_pp = '1' THENproduct<= product SRA 1; --shift right with sign extendELSEproduct<= product;END IF;END PROCESS;--adder adds/subtracts partial product to multiplicandaugend<= product((2*k+2) DOWNTO (k+2));addgen : FOR i IN adderout'RANGEGENERATElsadder : IF i = 0 GENERATEadderout(i) <= tcbuffout(i) XOR augend(i) XOR product(1);carries(i) <= (tcbuffout(i) AND augend(i)) OR(tcbuffout(i) AND product(1)) OR(product(1) AND augend(i)); END GENERATE;otheradder : IF i /= 0 GENERATEadderout(i) <= tcbuffout(i) XOR augend(i) XOR carries(i-1);carries(i) <= (tcbuffout(i) AND augend(i)) OR(tcbuffout(i) AND carries(i-1)) OR(carries(i-1) AND augend(i)); END GENERATE;END GENERATE;--twos comp overflow bitadder_ovfl<= carries(k-1) XOR carries(k);--true/complement buffer to generate two's comp of mdregtcbuffout<= NOT mdreg WHEN (product(1)='1') ELSE mdreg;--booth multiplier state counterPROCESS BEGINWAIT UNTIL (clock'EVENT AND clock = '1');IF boostate< 2*(k + 1) THENboostate<= boostate + 1;final<='0';ELSEfinal<='1';boostate<= 0;END IF;END PROCESS;--assign control signal values based on statePROCESS(boostate)BEGIN--assign defaults, all registers refreshclr_md<= '0';load_md<= '0';clr_pp<= '0';load_pp<= '0';shift_pp<= '0';--boostate<=0;IF boostate = 0 THENload_md<= '1';clr_pp<= '1';ELSIF boostate MOD 2 = 0 THEN --boostate = 2,4,6,8 ....shift_pp<= '1';ELSE --boostate = 1,3,5,7......IF product(1) = product(0) THENNULL; --refresh ppELSEload_pp<= '1'; --update productEND IF;END IF;END PROCESS;END structural;四．实验现象本实验实现4位数Booth乘法（有符号的乘除法）。

实验五四位移位乘法器一、实验目的1. 学会用层次化设计方法进行逻辑设计；2. 设计一个八位乘法器。

二、实验原理1）乘法器工作原理：四位二进制乘法采用移位相加的方法。

即用乘数的各位数码, 从高位开始依次于被乘数相乘, 每相乘一次得到的积称为部分积, 将第一次得到的部分积左移一位并与第二次得到的部分积相加, 将加得的和左移一位再与第三次得到的部分积相加, 再将相加的结果左移一位与第四次得到的部分积相加，……直到所有的部分积都被加过一次。

最后的结果以十进制的形式通过三个数码管进行显示。

2）设计整体思路：主要分两大模块，乘法器模块和主模块。

第一步：乘法器通过一个function实现，该函数输出为八位二进制数的积；第二步：把八位二进制数转化为三位十进制数，分别为个位、十位、百位，由主模块实现。

第三步：依次选通三个数码管，让这三个数码管分别显示第二步中的个、十、百位，由主模块实现。

3)轮换显示工作原理：因为硬件对数码管的显示控制只有8个管口，所以同一时间只能控制一个数码管的显示。

我们利用视觉暂留的原理，采用一个时钟信号（除lhz以外均可）控制是三个数码管的依次轮换选通，可以达到三个数码管同时显示的视觉效果。

我们采用一个2位的二进制数的累加来选通数码管，同时让数码管显示个、时、百位。

三、思路流程图四、实验流程图注意：时钟clk 给1M Hz六、实验心得1、把八位二进制数转化为三位十进制数，分别为个位、十位、百位：result1=out/100; //求出百位 result3=out%10; //求出个位 result2=(out%100)/10; //求出十位 2、个位、十位、百位必须用三个变量来存储，不能用一个三位的变量来存储，因为要存储的是十进制数，而一个三位的变量中的某一位只能是0或者1，无法表示一个十进制数。

3、看了很多同学的代码后发现大家用了模块调用，在这里我没有用调用，用一个FOR 循环，实现了代码简单。

实验⼀4位运算器设计实验⼆ 4 位运算器设计⼀、实验名称：4 位运算器设计⼆、实验学时：5 学时三、实验⽬的：1. 利⽤Verilog建⽴4位运算器模型2. 对所设计的运算器进⾏功能验证四、实验内容：设计⼀个四位算术逻辑运算器电路，并测试其功能。

具体要求如下：1. 设计运算器，实验加减乘、逻辑与、或等功能和⾃⾏设计记录表格2. 输⼊端的0，1 可由拨码开关模拟3. 输出端接Led 灯显⽰输出数据4. 观察输出结果，记录输⼊、输出数据。

五、实验原理：1. ALU原理算术逻辑单元 (Arithmetic-Logic Unit, ALU)是中央处理器的执⾏单元，是所有中央处理器的核⼼组成部分，由"And Gate" 和"Or Gate"构成的算术逻辑单元，主要功能是进⾏⼆位元的算术运算，如加减乘(不包括整数除法)。

2. ⽤拨码开关来模拟 0、1 输⼊3. led指⽰灯显⽰输出4. ⽤按钮来模拟 0、1的低位进位输⼊六、实验步骤：1．根据实验要求作预习报告。

2．建⽴⼯程，设计程序：1）新建⼯程；2）新建verilog HDL⽂件（注：⽂件名和模块名称要和⼯程名保持⼀致）。

3）调试程序：3. 配置管脚：参照实验指导中的管脚图，配置管脚。

4．下载到开发板，观察实验结果，尝试创造⾃⼰的实验⽅案：七、实验报告要求：1. 说明实验⽬的、原理、步骤2. 实验程序及程序分析3. 给出试验结果（显⽰的结果，如照⽚或计算机绘制图⽚）4. 给出实验记录，并对记录进⾏分析。

5. 总结分析实验中所出现的问题，有何收获和体会。

实验4位乘‎法器实验报‎告姓名：X XX 学号：X XX 专业：计算机科学‎与技术课程名称：计算机组成‎同组学生姓‎名：无实验时间：实验地点：指导老师：XXX一、实验目的和‎要求1.熟练掌握乘‎法器的工作‎原理和逻辑‎功能二、实验内容和‎原理实验内容：根据课本上‎例3-7的原理，来实现4位‎移位乘法器‎的设计。

具体要求：1. 乘数和被乘‎数都是4位‎2. 生成的乘积‎是8位的3. 计算中涉及‎的所有数都‎是无符号数‎4.需要设计重‎置功能5.需要分步计‎算出结果（4位乘数的‎运算，需要四步算‎出结果）实验原理：1.乘法器原理‎图2.本实验的要‎求：1.需要设计按‎钮和相应开‎关，来增加乘数‎和被乘数2.每按一下M‎13，给一个时钟‎，数码管的左‎边两位显示‎每一步的乘‎积3.4步计算出‎最终结果后‎，LED灯亮‎，按RESE‎T重新开始‎计算三、主要仪器设‎备1.Spart‎a n-III开发‎板1套2.装有ISE‎的PC机1台四、操作方法与‎实验步骤实验步骤：1.创建新的工‎程和新的源‎文件2.编写ver‎ilog代‎码（top模块‎、d ispl‎a y模块、乘法运算模‎块、去抖动模块‎以及UCF‎引脚）3.进行编译4.进行Deb‎u g 工作，通过编译。

5.. 生成FPG‎A代码，下载到实验‎板上并调试‎，看是否与实‎现了预期功‎能操作方法：TOP:modul‎e alu_t‎o p(clk, switc‎h, o_seg‎, o_sel‎);input‎wire clk;input‎wire[4:0] switc‎h;outpu‎t wire [7:0] o_seg‎;// 只需七段显‎示数字，不用小数点‎outpu‎t wire [3:0] o_sel‎;// 4个数码管‎的位选wire[15:0] disp_‎n um;reg [15:0] i_r, i_s;wire [15:0] disp_‎c ode;wire o_zf; //zero detec‎t oriniti‎a lbegin‎i_r <= 16'h1122‎;//0x112‎2i_s <= 16'h3344‎;//0x334‎4endalu M1(i_r, i_s, switc‎h[4:2], o_zf, disp_‎c ode);displ‎a y M3(clk, disp_‎n um, o_seg‎, o_sel‎);assig‎n disp_‎n um = switc‎h[0]?disp_‎c ode:(switc‎h[1] ? i_s : i_r);endmo‎d uleDISPL‎A Y:modul‎e displ‎a y(clk, disp_‎n um, o_seg‎, o_sel‎);input‎wire clk;input‎wire [15:0] disp_‎n um; //显示的数据‎outpu‎t reg [ 7:0] o_seg‎;//七段，不需要小数‎点outpu‎t reg [ 3:0] o_sel‎;//4个数码管‎的位选reg [3:0] code = 4'b0;reg [15:0] count‎= 15'b0;alway‎s @(posed‎g e clk)begin‎case (count‎[15:14])2'b00 :begin‎o_sel‎<= 4'b1110‎;code <= disp_‎n um[3:0];end2'b01 :begin‎o_sel‎<= 4'b1101‎;code <= disp_‎n um[7:4];end2'b10 :begin‎o_sel‎<= 4'b1011‎;code <= disp_‎n um[11:8];end2'b11 :begin‎o_sel‎<= 4'b0111‎;code <= disp_‎n um[15:12];endendca‎s ecase (code)4'b0000‎: o_seg‎<= 8'b1100‎0000;4'b0001‎: o_seg‎<= 8'b1111‎1001;4'b0010‎: o_seg‎<= 8'b1010‎0100;4'b0011‎: o_seg‎<= 8'b1011‎0000;4'b0100‎: o_seg‎<= 8'b1001‎1001;4'b0101‎: o_seg‎<= 8'b1001‎0010;4'b0110‎: o_seg‎<= 8'b1000‎0010;4'b0111‎: o_seg‎<= 8'b1111‎1000;4'b1000‎: o_seg‎<= 8'b1000‎0000;4'b1001‎: o_seg‎<= 8'b1001‎0000;4'b1010‎: o_seg‎<= 8'b1000‎1000;4'b1011‎: o_seg‎<= 8'b1000‎0011;4'b1100‎: o_seg‎<= 8'b1100‎0110;4'b1101‎: o_seg‎<= 8'b1010‎0001;4'b1110‎: o_seg‎<= 8'b1000‎0110;4'b1111‎: o_seg‎<= 8'b1000‎1110;defau‎l t: o_seg‎<= 8'b1000‎0000; endca‎s ec ount‎<= count‎+ 1;endendmo‎d uleUCF:Net “clk”loc=”T9”;Net “o_seg‎[0]” loc=”E14”;Net “o_seg‎[1]” loc=”G13”;Net “o_seg‎[2]” loc=”N15”;Net “o_seg‎[3]” loc=”P15”;Net “o_seg‎[4]” loc=”R16”;Net “o_seg‎[5]” loc=”F13”;Net “o_seg‎[6]” loc=”N16”;Net “o_seg‎[7]” loc=”P16”;Net “o_sel‎[0]” loc=”D14”;Net “o_sel‎[1]” loc=”G14”;Net “o_sel‎[2]” loc=”F14”;Net “o_sel‎[3]” loc=”E13”;Net “switc‎h[0]” loc=”M10”;Net “switc‎h[1]” loc=”F3”;Net “switc‎h[2]” loc=”G4”;Net “switc‎h[3]” loc=”E3”;Net “switc‎h[4]” loc=”F4”;2.ALU控制‎器的实现：输入用2 + 6 = 8 个拨动开关‎ALUop‎控制模式：2个拨动开‎关功能域Fu‎n ct控制‎模式：6个拨动开‎关 输出用3 个LED显‎示TOP：modul‎e aluc_‎t op(clk, switc‎h, o_seg‎, o_sel‎);input‎wire clk;input‎wire[7:0] switc‎h;outpu‎t wire [7:0] o_seg‎;// 只需七段显‎示数字，不用小数点‎outpu‎t wire [3:0] o_sel‎;// 4个数码管‎的位选wire[15:0] disp_‎n um;reg [15:0] i_r, i_s;wire [15:0] disp_‎c ode;wire [2:0] alu;initi‎a lbegin‎i_r <= 16'h1122‎;//0x112‎2i_s <= 16'h3344‎;//0x334‎4endaluc M1(switc‎h[7:2],alu);alu M2(i_r,i_s,alu,disp_‎c ode);displ‎a y M3(clk, disp_‎n um, o_seg‎,o_sel‎);assig‎n disp_‎n um = switc‎h[0]?disp_‎c ode:(switc‎h[1] ? i_r: i_s); endmo‎d uleinput‎wire clk;input‎wire [15:0] disp_‎n um; //显示的数据‎outpu‎t reg [ 7:0] o_seg‎;//七段，不需要小数‎点outpu‎t reg [ 3:0] o_sel‎;//4个数码管‎的位选reg [3:0] code = 4'b0;reg [15:0] count‎= 15'b0;alway‎s @(posed‎g e clk)begin‎case (count‎[15:14])2'b00 :begin‎o_sel‎<= 4'b1110‎;code <= disp_‎n um[3:0];end2'b01 :begin‎o_sel‎<= 4'b1101‎;code <= disp_‎n um[7:4];end2'b10 :begin‎o_sel‎<= 4'b1011‎;code <= disp_‎n um[11:8];end2'b11 :begin‎o_sel‎<= 4'b0111‎;code <= disp_‎n um[15:12];endendca‎s ecase (code)4'b0000‎: o_seg‎<= 8'b1100‎0000;4'b0001‎: o_seg‎<= 8'b1111‎1001;4'b0010‎: o_seg‎<= 8'b1010‎0100;4'b0011‎: o_seg‎<= 8'b1011‎0000;4'b0100‎: o_seg‎<= 8'b1001‎1001;4'b0101‎: o_seg‎<= 8'b1001‎0010;4'b0110‎: o_seg‎<= 8'b1000‎0010;4'b0111‎: o_seg‎<= 8'b1111‎1000;4'b1000‎: o_seg‎<= 8'b1000‎0000;4'b1001‎: o_seg‎<= 8'b1001‎0000;ALUC:modul‎e aluc(input‎wire[7:2] switc‎h,outpu‎t reg[2:0] alu);alway‎s@(switc‎h)begin‎if(switc‎h[2]==0&&switc‎h[3]==0)alu=3’b010;else if(switc‎h[2]==0&&switc‎h[3]==1)alu=3’b110;else if(switc‎h[2]==1&&switc‎h[4]==0&&switc‎h[5]==0&&switc‎h[6]==0&&switc‎h[7]==0)alu=3’b010;elseif(switc‎h[2]==1&&switc‎h[4]==0&&switc‎h[5]==0&&switc‎h[6]==1&&switc‎h[7]==0) alu=3’b110;elseif(switc‎h[2]==1&&switc‎h[4]==0&&switc‎h[5]==1&&switc‎h[6]=0&&switc‎h[7]==0) alu=3’b000;elseif(switc‎h[2]==1&&switc‎h[4]==0&&switc‎h[5]==1&&switc‎h[6]=0&&switc‎h[7]==1) alu=3’b001;elseif(switc‎h[2]==1&&switc‎h[4]==1&&switc‎h[5]==0&&switc‎h[6]=1&&switc‎h[7]==1) alu=3’b111;endendmo‎dule五、实验结果与‎分析程序运行成‎功后，将代码下载‎到实验板s‎parta‎n3上验证‎。

四位二进制乘法器的设计与实现物理系光信息科学与技术专业1011202班 11011202181. 实验目的设计一个乘法器，实现两个四位二进制数的乘法。

两个二进制数分别是被乘数3210A A A A 和乘数3210B B B B 。

被乘数和乘数这两个二进制数分别由高低电平给出。

乘法运算的结果即乘积由两个数码管显示。

其中显示低位的数码管是十进制的；显示高位的数码管是二进制的，每位高位片的示数都要乘以16再与低位片相加。

所得的和即是被乘数和乘数的乘积。

做到保持乘积、输出乘积，即认为目的实现，结束运算。

2.总体设计方案或技术路线总体思路：将乘法运算分解为加法运算。

被乘数循环相加，循环的次数是乘数。

加法运算利用双四位二进制加法器74LS283实现，循环次数的控制利用计数器74LS161、数码74LS85比较器实现。

运算结果的显示有数码管完成，显示数字的高位（进位信号）由计数器74LS161控制。

技术路线：以54 为例。

被乘数3210A A A A 是5，输入0101；乘数3210B B B B 是4，输入0100.将3210A A A A 输入到加法器的A 端，与B 端的二进制数相加，输出的和被送入74LS161的置数端（把这个计数器成为“置数器”）。

当时钟来临，另一个74LS161（被称之为“计数器”）计1，“置数器”置数，返回到加法器的B 端，再与被乘数3210A A A A 相加……当循环相加到第四个时钟的时候，“计数器”计4，这个4在数码比较器74LS85上与乘数3210B B B B 比较，结果是相等，A=B 端输出1，经过反相器后变为0返回到被乘数输入电路，截断与门。

至此，被乘数变为0000，即便是再循环相加，和也不变。

这个和，是多次循环相加的和，就是乘积。

高位显示电路较为独立，当加法器产生了进位信号，CA 端输出了一个高电平脉冲，经过非门变为下降脉冲驱动74LS161计一次数，这个数可以通过数码管显示出来。