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QuartusII的设计流程QuartusII软件的使用方法一、设计输入1。
建立工程任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。
此文件夹将被EDA软件默认为工作库（Work Library）。
一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。
首先建立工作库目录，以便存储工程项目设计文件。
在D盘下新建文件夹并取名Mydesign。
双击QuartusII软件启动图标,即可启动QuartusII软件，启动界面如图1—2所示。
使用New Project Wizard 可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA 工具,以及目标器件系列和具体器件等。
在此要利用“New Preject Wizard”工具选项创建此设计工程，并设定此工程的一些相关的信息，如工程名、目标器件、综合器、仿真器等。
（1)打开建立新工程管理窗.选择菜单File→New Preject Wizard 命令，即弹出“工程设置"对话框（图1-3），以此来建立新的工程。
(2)在单击图1-3后,出现了设置工程的基本信息，如图1-4所示.单击此对话框最上一栏右侧的“… "按钮，可以选择工程存放在硬盘上的位置，此例中将工程放在D盘Mydesign文件夹下.这三行的第一行的d：\Mydesign表示工程所在的工作库文件夹；第二行的half_add 表示此项工程的工程名,工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名，在此就是按这种方式取的名;第三行是当前工程顶层文件的实体名，这里即为half_add。
（2)将设计文件加入工程中。
单击图1—4中的Next 按钮，弹出对话框如图1—5所示，在对话框中单击File name 右侧的“… ”按钮，可以将与工程相关的所有VHDL 文件（如果有的话）加入进此工程，此工程文件加入的方法有两种：第1 种方法是单击“Add … ”按钮，从工程目录中选出相关的VHDL 文件;第2 种方法是单击Add All 按钮,将设定的工程目录中的所有VHDL 文件加入到工程文件栏中。
QuartusII实验过程⽰范实验⼆⼗进制计数器实验该实验将使⽤Verilog 硬件描述语⾔在DE2-70 开发平台上设计⼀个基本时序逻辑电路——1 位⼗进制计数器。
通过这个实验，读者可以了解使⽤Quartus ⼯具设计硬件的基本流程以及使⽤Quartus II 内置的⼯具进⾏仿真的基本⽅法和使⽤SignalTap II 实际观察电路运⾏输出情况。
SignalTap II 是Quartus ⼯具的⼀个组件，是⼀个⽚上的逻辑分析仪，可以通过JTAG 电缆将电路运⾏的实际输出传回Quartus 进⾏观察，从⽽省去了外界逻辑分析仪时的很多⿇烦。
实验步骤3.1建⽴⼯程并完成硬件描述设计1. 打开Quartus II ⼯作环境，如图3-1 所⽰。
图3-1 Quartus II⼯作环境界⾯2. 点击菜单项File->New Project Wizard 帮助新建⼯程。
参看图3-2。
图3-2 选择New Project Wizard打开Wizard 之后，界⾯如图3-3 所⽰。
点击Next，如图3-3。
第23 页共208 页图3-3 New Project Wizard界⾯3. 输⼊⼯程⼯作路径、⼯程⽂件名以及顶层实体名。
这次实验会帮助读者理解顶层实体名和⼯程名的关系，记住⽬前指定的⼯程名与顶层实体名都是Counter10，输⼊结束后，如图3-4 所⽰。
点击Next。
图3-4输⼊设计⼯程信息4. 添加设计⽂件。
界⾯如图3-5 所⽰。
如果⽤户之前已经有设计⽂件（⽐如.v ⽂件）。
那么再次添加相应⽂件，如果没有完成的设计⽂件，点击Next 之后添加并且编辑设计⽂件。
图3-5添加设计⽂件5. 选择设计所⽤器件。
由于本次实验使⽤Altera 公司提供的DE2-70 开发板，⽤户必须选择与DE2-70 开发板相对应的FPGA 器件型号。
在Family 菜单中选择Cyclone II，Package 选FBGA，Pin Count 选896，Speed grade 选6，确认Available devices 中选中EP2C70F896C6，如图3-6。
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (16)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
实验二十进制计数器实验该实验将使用Verilog 硬件描述语言在DE2-70 开发平台上设计一个基本时序逻辑电路——1 位十进制计数器。
通过这个实验，读者可以了解使用Quartus 工具设计硬件的基本流程以及使用Quartus II 内置的工具进行仿真的基本方法和使用SignalTap II 实际观察电路运行输出情况。
SignalTap II 是Quartus 工具的一个组件，是一个片上的逻辑分析仪，可以通过JTAG 电缆将电路运行的实际输出传回Quartus 进行观察，从而省去了外界逻辑分析仪时的很多麻烦。
实验步骤3.1建立工程并完成硬件描述设计1. 打开Quartus II 工作环境，如图3-1 所示。
图3-1 Quartus II工作环境界面2. 点击菜单项File->New Project Wizard 帮助新建工程。
参看图3-2。
图3-2 选择New Project Wizard打开Wizard 之后，界面如图3-3 所示。
点击Next，如图3-3。
第23 页共208 页图3-3 New Project Wizard界面3. 输入工程工作路径、工程文件名以及顶层实体名。
这次实验会帮助读者理解顶层实体名和工程名的关系，记住目前指定的工程名与顶层实体名都是Counter10，输入结束后，如图3-4 所示。
点击Next。
图3-4输入设计工程信息4. 添加设计文件。
界面如图3-5 所示。
如果用户之前已经有设计文件（比如.v 文件）。
那么再次添加相应文件，如果没有完成的设计文件，点击Next 之后添加并且编辑设计文件。
图3-5添加设计文件5. 选择设计所用器件。
由于本次实验使用Altera 公司提供的DE2-70 开发板，用户必须选择与DE2-70 开发板相对应的FPGA 器件型号。
在Family 菜单中选择Cyclone II，Package 选FBGA，Pin Count 选896，Speed grade 选6，确认Available devices 中选中EP2C70F896C6，如图3-6。
Quartus II简明操作指南在前面的实验里，我们所有的实验都是基于这样一个观点，即将一个数字系统划分成合适利用已有的中小规模数字集成电路的功能的模块，然后将这些集成电路通过外部引线连接起来。
现在开始我们将研究用可编程逻辑器件(PLD/FPGA)来进行数字系统设计。
可编程逻辑器件是一种大规模的集成电路，其内部预置了大量易于实现各种逻辑函数的结构，同时还有一些用来保持信息或控制连接的特殊结构，这些保持的信息或连接确定了器件实现的实际逻辑功能，当改变这些信息或连接时器件的功能也将随之改变。
可编程逻辑器件的设计过程和传统的中小规模数字电路设计也不一样，可编程数字系统，无论是CPLD 还是FPGA器件都需要利用软件工具来进行设计。
可编程数字系统设计总体上一般可以分为设计输入、项目处理、设计校验和器件编程这四个主要过程。
下面我们将一个简单的模60BCD计数器为例，说明可编程数字系统设计的基本流程、概念和方法，掌握Quartus II 软件的基本功能和操作，了解原理图输入方式的设计全过程。
一、设计项目输入设计输入是设计者对系统要实现的逻辑功能进行描述的过程。
设计输入有多种表达方式，本次我们主要学习图形输入法。
1.1 建立工程项目1.打开Quartus II，在File菜单中选择New Project Wizard项，将出现工程项目建立向导对话框。
2.点击“Next”，进入到相应的对话框，在最上面的文本输入框中输入项目所在的目录名（注意：不能用中文名，下同），在中间的文本输入框中输入项目名称，在最下面的文本输入框中输入最顶层模块的名称。
3.点击“Next”,进入到设计文件选择对话框，由于在本例中还没有任何设计文件，所以不选择任何文件。
4.点击“Next”，进入到器件选择对话框，在“Family”下拉菜单中选择“CycloneⅢ”,在“Available Devices”列表栏中选择“EP3C5E144C8”。
Q U A R T U S I I仿真流程示
例
Document number：BGCG-0857-BTDO-0089-2022
QUARTUSII72 时序仿真流程（以encoder
为例）
1.点击File->new,见如下图：
依如下图选择：
点击OK，出现如下图：
在name下的空白页双击，出现如下图：
点击Node Finder...按钮，出现如下图：
将如上图的Filter设为Pins：all，点击list按钮，出现如下图：
点击》按钮，见如下图：
点击OK，见下图：
在小窗口中点击OK,见如下图：
点击I，出现如下图：
设置信号输入，点击I[7],右边信号输入部分变蓝，见图下图：
选择如图所示的Overwrite Clock 图标
出现如下图：
设置Time period 后点击OK，见如下图：
用同样的方法设置I[6],I[5],I[4],I[3],I[2],I[1],I[0]的输入值，并设置Enable的值为1（H），见如下图：
保存文件为(与vhd文件名一致)
点击Assignment 下的Setting…见如下图：
再点击SimulatorSettings，见如下图：
将Simulation mode 设为Timimg，Simulation input设为,见如下图：
点击OK，再点击Processing 下的Start Simulation，出现最终的仿真图像，见如下图：。
Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
●快捷工具栏：提供设置（setting ），编译（compile ）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
●菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
●信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
第二步：新建工程（file>new Project Wizard ）1工程名称：2添加已有文件（没有已有文件的直接跳过next ）3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片）(注：如果不下载到开发板上进行测试，这一步可以不用设置)4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next）5 工程建立完成（点finish）第三步：添加文件（file>new> VHDL file ），新建完成之后要先保存。
第四步：编写程序以实现一个与门和或门为例，Verilog 描述源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule 然后保存源文件；第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis ））点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner ））(注：如果不下载到开发板上进行测试，引脚可以不用分配)双击location为您的输入输出配置引脚。
双击这个，打开工程，进入下面的界面
进入这个界面后，先点到files，然后双击2圈起来的两个文件，打开后如下图：
得到上图后，点击1圈起来的那个按钮，进行综合，得到下图：
点击ok即可。
接下来进行如下操作：
点击settings
分别确认1.2.3是不是如图所示，如果是，点击ok，然后接下来点如下选项：
点击EDA_RTL Simulation 会自动加载到仿真界面，如下：
先点击圈起来的按钮stop，让仿真停下来
点到1圈起来的界面，sim，然后点一下2圈起来的uut，如上。
然后进行如下操作，点到圈圈objects，出现如下界面：
然后将1、2、3圈起来的信号添加到波形里，例如：点击m_code，然后右击出现一个下拉菜单，选择add，接着选to wave，接着选selected signals。
对3个信号依次进行上述操作，全部添加到wave当中。
然后进行如下操作：
点击上述圈起来的按钮，可以得到如下图：
从圈1可以看出，信号的名字变清楚了，然后点圈2按钮restart，出现下图界面，点ok
接着将圈3的时间改成100us，这个是仿真的时间，也可以改成500us甚至更大。
接着点击圈4按钮，run运行。
得到下图：
点击圈中按钮，成为下图情况：
将圈1黄色的线移到开头，然后点击圈2的放大按钮，放大到可以看到波形。
出现上图这种情况就很清楚了。
其中，clk_carrier为载波信号，m_code为伪随机码基带信号，ask_code为调制信号，ask_out 为解调信号。
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑(verilog） (14)4 波形仿真 (17)Quartus II 的使用在这里,首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后,双击Quartus II图标,屏幕如图1。
1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件)。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ,如图1。
2所示.图1。
2 建立项目的屏幕（2）输入工作目录和项目名称，如图1。
3所示.可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图1。
3 项目目录和名称（3）加入已有的设计文件到项目,可以直接选择Next，设计文件可以在设计过程中加入,如图1。
4所示。
图1。
4 加入设计文件（4）选择设计器件，如图1。
5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图1。
7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件,如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击,屏幕如图1。
10所示：（3）在图1。
10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图1。
11)单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1。
§2.3 相关技术基本知识与基本技能一、QuartusⅡ原理图输入法应用数字逻辑电路的基本知识，使用QuartusⅡ原理图输入法可非常方便地进行数字系统的设计。
应用QuartusⅡ原理图输入法，还可以把原有的使用中示规模的通用数字集成电路设计的数字系统移植到FPGA或CPLD中。
下面以一个二人表决器的设计为例说明QuartusⅡ原理图输入法的使用方法。
(一)建立工程文件夹1.新建一个文件夹作为工程项目目录首先在计算机中建立一个文件夹作为工程项目目录，此工程目录不能是根目录，比如D:，只能是根b录下的b录，比如D:\EDA _book\code\Chapter3\BiaoJueQi。
下一页§2.3 相关技术基本知识与基本技能2.建立工程项目运行Quartus Ⅱ软件，执行File=>New Project Wizard 命令，建立工程，如图2-17所示。
在图2-18界面中单击Next按钮。
在所弹出的图2-19 New Project Wizard对话框中，填写Directory，Name, Top-Level Entity等项目。
其中第一、第二、第三个文本框分别是工程项目目录、项目名称和项目顶层设计实体的名称。
单击Next按钮，出现添加工程文件的对话框，如图2-20所示。
若原来己有文件，可选择相应文件，这单直接单击Next进行下一步，选择FPGA器件的型号，如图2-21所示。
下一页上一页§2.3 相关技术基本知识与基本技能在Family下拉框中，根据需要选择一种型号的FPGA，比如Cyclone系列FPGA。
然后在“Available devices:”中根据需要的FPGA 型号选择FPGA型号，比如“EP1C3T144C8”，注意在Filters一栏中选中“Show Advanced Devices”以显示所有的器件型号。
再单击Next按钮，出现如图2-22所示对话框。
Quartus II简明操作指南在前面的实验里,我们所有的实验都是基于这样一个观点，即将一个数字系统划分成合适利用已有的中小规模数字集成电路的功能的模块，然后将这些集成电路通过外部引线连接起来。
现在开始我们将研究用可编程逻辑器件（PLD/FPGA)来进行数字系统设计。
可编程逻辑器件是一种大规模的集成电路,其内部预置了大量易于实现各种逻辑函数的结构，同时还有一些用来保持信息或控制连接的特殊结构,这些保持的信息或连接确定了器件实现的实际逻辑功能,当改变这些信息或连接时器件的功能也将随之改变。
可编程逻辑器件的设计过程和传统的中小规模数字电路设计也不一样,可编程数字系统，无论是CＰLＤ还是FPGA器件都需要利用软件工具来进行设计。
可编程数字系统设计总体上一般可以分为设计输入、项目处理、设计校验和器件编程这四个主要过程。
下面我们将一个简单的模60B ＣＤ计数器为例,说明可编程数字系统设计的基本流程、概念和方法，掌握Quａrtus II软件的基本功能和操作，了解原理图输入方式的设计全过程。
一、设计项目输入ﻩ设计输入是设计者对系统要实现的逻辑功能进行描述的过程。
设计输入有多种表达方式,本次我们主要学习图形输入法。
1.1建立工程项目1.打开Ｑuartus II,在Fｉle菜单中选择New ProjecｔWizard项,将出现工程项目建立向导对话框。
2.点击“Ｎext”，进入到相应的对话框，在最上面的文本输入框中输入项目所在的目录名(注意：不能用中文名，下同），在中间的文本输入框中输入项目名称，在最下面的文本输入框中输入最顶层模块的名称。
3.点击“Neｘt”,进入到设计文件选择对话框,由于在本例中还没有任何设计文件,所以不选择任何文件。
4.点击“Next”，进入到器件选择对话框,在“Fａmiｌy”下拉菜单中选择“Cｙcloｎe”,在“ＡvailａbｌｅＤｅｖices”列表栏中选择“EP1C3T1４4Ｃ8”。
5.点击“Ｎext”进入到第三方EＤA工具选择对话框,在这个界面我们可以选择第三方的综合工具、仿真工具和时延分析工具。
仿真工具栏的使用仿真的目的：是通过设置激励（输入）信号，运行后，分析输出信号；通过观察，输入与输出信号之间的逻辑关系，验证电路设计的正确性。
QuartusII仿真常有两种模式：功能仿真（functional）和时序仿真（Timing）。
区别在于，时序仿真结果包含了硬件的延时特征。
仿真模式的选择，可通过Assignment/Settings…菜单，在弹出的窗口（如图2-20）中，选择Category栏下的Simulator Settings项，然后设置Simulation mode为funtional（功能仿真）或timing（时序仿真）来实现。
激励（输入）信号的设置，必须尽可能的反映实际电路工作可能出现的所有情况。
这样的仿真才有实际意义。
仿真文件（*.vwf）建立后，激励（输入）信号的设置可通过仿真工具栏来完成。
附图2-1 仿真工具栏下面介绍仿真工具栏中常用按键的使用方法。
Waveform Editing Tool：可用来设置任意形式输入信号。
选中该按键后，在被设置信号上，按下鼠标左键拖动，设置所需要的输入波形。
原先为高电平区域则被拖动为低电平，原先为低电平区域则被拖动为高电平。
图3-4-2中的keyin信号即用该按键设置。
Forcing Low(0)：设置激励（输入）信号为低电平。
选中某激励（输入）信号后，单击该按键，则激励（输入）信号在全部仿真时段内被设置为低电平。
Forcing High(1)：设置激励（输入）信号为高电平。
选中某激励（输入）信号后，单击该按键，则激励（输入）信号在全部仿真时段内被设置为高电平。
High Impedance(Z) ：设置激励（输入）信号为高阻状态。
选中某激励（输入）信号后，单击该按键，则激励（输入）信号在全部仿真时段内被设置为高阻状态。
Invert：信号取反。
选中某激励（输入）信号后，单击该按键，则激励（输入）信号在全部仿真时段内，状态取反；原先为高电平则变为低电平，原先为低电平则变为高电平。
⽤quartusII再带的modelsim进⾏后仿真（时序仿真）的操作步
骤
在实际的项⽬⼯程中，基本上都是在Modelsim进⾏功能仿真后，直接进⾏板级调试（⽤signaltap调试），但是中规中矩的后仿真也不能不会。
操作步骤如下：
1.将quartus II与其⾃带的Modelsim-Altera进⾏关联，quartus II软件中【Tools】--->【Options】，按图1进⾏操作
图1
2.在quartus II软件中进⾏全编译，这时会在⼯程⽂件夹产⽣“simulation”⽂件夹，打开并接着打开“modelsim⽂件夹”，这时⾥⾯会出现10个⽂件，其中“.vo”和“.sdo”是时序仿真需要的⽂件，将他们粘贴到modelsim的⼯程⽂件夹中。
图2
图3
3.接下来还需要Altera的器件库
其中Altera的器件库⽂件在：D:\altera\13.0sp1\modelsim_ase\altera\verilog\altera
D:\altera\13.0sp1\modelsim_ase\altera\verilog\cycloneive
图4
4.将testbench⽂件和“.vo”⽂件加到⼯程上，然后编译，然后右键选择【Add to project】-->【Simulation Configuration】，选择【Work】中的"xxx_tb"⽂件，然后选择【Libraries】中加载刚在粘贴的2个Altera器件库，然后在【SDF】中加载刚才粘贴的“xx.sdo”⽂件，然后点【Save】,最后点击“Simulation”即可进⾏时序仿真。
如图5 、6、7所⽰：
图5
图6
图7 。
练习1.2 Quartus II仿真工具的使用1.首先，打开Quartus II开发软件，新建一个名称为Encoder4_2工程（路径可自行指定，如D:\Design_Project\Altera\Practice1_2），选择器件类型EP2C8Q208C8。
（有关工程的创建，请参考练习1.1）。
2.在菜单栏中，选择“File”->“New”，新建一个名为Encoder4_2.v（或是Encoder4_2.vhd）的文件，编辑好代码并保存，并将此文件添加至工程。
（详细步骤请参见练习1.1）3.接下来，选择菜单栏的“Processing”->“Analyze Current File”，或者在工具栏中找到快捷键并单击，于是Quartus II便开始了分析和综合，以检查代码的语法正确性，并得到电路的逻辑网表。
4.接下来，我们将新建一个向量波形文件，并通过此文件实现对我们编写的源文件的仿真。
5.在菜单栏中，选择“File”->“New”，在如下所示的窗口中，我们在“V erification/DebuggingFiles”的子目录中，选中“V ector Waveform File”，然后点击下方的“OK”按钮。
6.新建的*.vwf文件的视图如下所示，接下来我们需要在这个文件里添加待观测的仿真信号。
我们在其左侧空白处双击，见图。
7.在弹出的“Insert Node or Bus”窗口中，我们点击“Node Finder”按钮。
8.在如下窗口中，我们保持“Named”一栏中的“*”不变，在“Filter”一栏中选择“Pins :all”,然后单击其后的“List”按钮。
9.我们在找到的信号列表中（左侧方框中），选中我们想要添加的信号（按住ctrl键可多选），并点击连个方框中间的按钮，如下图所示。
10.我们在如下图所示的对话框中点击“OK”按钮。
11.接下来，我们刚改所选择的带观测的信号会被添加到波形的窗口中。
