quartus设计状态机实现序列检测器

实验四：状态机实现序列检测器的设计一、实验目的1、了解和学习Quartus II 7.2软件设计平台。

2、了解EDA的设计过程。

3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。

4、学习和掌握状态机的工作和设计原理。

5、掌握用VHDL 实现状态机的方法6、利用状态机设计一个序列检测器二、实验仪器PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。

三、实验步骤1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。

2、新建设计文本文件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。

3、文本输入，在文本中输入如下程序代码： LIBRARY IEEE;USE IEEE. STD_LOGIC_1164. ALL;ENTITY fsm ISport(clk,x:IN STD_LOGIC;z:OUT STD_LOGIC);END fsm;ARCHITECTURE bhv OF fsm ISTYPE STATE IS(S0,S1,S2,S3);SIGNAL present_state:state;BEGINPROCESS(clk)BEGINIF(clk'EVENT AND clk='1')THENCASE present_state ISWHEN S0=>IF x='1'THENpresent_state<=S1;ELSE present_state<=S0;END IF;WHEN S1=>IF x='0'THEN present_state<=S2;ELSE present_state<=S0;END IF;WHEN S2=>IF x='1'THEN present_state<=S3; ELSE present_state<=S0;END IF;WHEN S3=>IF x='1'THEN present_state<=S0; END IF;END CASE;END IF;END PROCESS;z<='1'WHEN present_state<=S3ELSE '0';END bhv;然后保存到工程中，结果如下图所示：4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。

实验报告用状态机实现序列检测器实验一、实验目的1.用Verilog HDL描述有限状态机电路。

2.IPCORE的概念与设计。

二、实验内容1.应用有限状态机的设计思路，检测从FPGA片上ROM读出的串行数据是否是特定的数据。

2.每个人需要检测的数据是所用的电脑编号+200后转换的8位二进制数。

三、实验要求1.拟用按键、拨动开关实现系统的时钟，复位信号的输入。

2.一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为”100101”，显示A，否则显示b（系统需要设计一个7段数码显示译码器模块）仍使用消抖模块，对由按键输入的时钟进行消抖处理。

3.读取的串行数据为rom中固化的一个宽度为1bit，深度为16bits的数据。

四、设计思路软件的设计框图如下,该实验可以分为几个模块，rom数据读出模块，串行检测模块，数码管显示模块,顶层模块。

输入的clk为按键消抖后输出的数据，按下一次检测一次，在时钟的上升沿读出数据，时钟的下降沿检测数据，串行模块输出的4bits的数据，直接送给数码管译码模块，译码输出。

五、设计原理1.ROM IP核的生成首先在ISE自己的工程中新建一个块内存，Block Memory Generator，配置深度为16，宽度为1bit，选择生成的类型为单端ROM，然后选择一个已经编写好的memory初始化文件。

Memory初始化文件，编写coe文件：这里我要写入的是226，所以二进制是11100010，写入的内容如下，：memory_initialization_radix=10;memory_initialization_vector=1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0;保存并选择载入。

2.读取rom中的数据根据时钟上升沿读取数据，所以可以写出rom读的代码，代码如下：module read_rom(clk,da,rst);input clk;input rst;output da;reg[3:0] counter;always@(posedge clk or posedge rst) beginif(rst)counter<=1'b0;else counter<=counter+1'b1;enddata_rom u1(.clka(clk), // input clka.addra(counter), // input [3 : 0] addra.douta(da) // output [0 : 0] douta);编写仿真激励文件，得到如下波形，分析可以知道，时钟上升沿数据被读取，读取的数据与我们在配置文件中写入的相同。

实验5 采用状态机实现序列检测器一、实验目的1．掌握利用有限状态机实现一般时序逻辑分析的方法；2．掌握利用Verilog编写可综合的有限状态机的标准模板。

二、仪器设备计算机、Quartus II 9.0 开发软件。

三、实验内容与步骤：1.实验内容建立一个序列检测器设计文件，当检测到3个及3个以上1时输出为1。

2.实验步骤1）新建工程文件夹；2）启动Quartus II3）选择File->New Project Wizard，建立新工程；4）File->New->Verilog HDL File建立设计文件；5）选择Processing->Start->Start Analysis&Synthesis进行电路综合；6）选择Tools->Netlist Viewers->RTL Viewer，查看综合后得到的电路；7）选择Tools->Netlist Viewers->State Machine Viewer，查看综合后得到的有限状态机；8）选择Processing->Start->Start Fitter进行电路适配；9）选择Tools->Netlist Viewers->Technology Map Viewer，查看适配后得到的电路。

四、实验数据写出程序代码，及状态转换图。

五、讨论写出三段式有限状态机的建模方式。

六、其它实验原理要求说明：1.什么是有限状态机；2.什么是Moore有限状态机与Mealy有限状态机；3.说明用Verilog HDL设计有限状态机的一般步骤。

附：程序部分代码module seq_111(clk,clr,x,z);input clk,clr,x;output reg z;reg[1:0] state,next_state;parameter S0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;/*状态编码*/always @(posedge clk or posedge clr) /*该过程定义当前状态*/ begin if(clr) state<=S0; //异步复位，s0为起始状态else state<=next_state;endalways @(state or x) /*该过程定义次态*/begincase (________ )S0:begin case (x)1:next_state=S1;0:next_state=S0;endcaseendS1:begin if(x) next_state=S2;else next_state=S0; endS2:beginif(x) next_state=S3;else next_state=S0; endS3:begin if(x) next_state=S3;else next_state=S0; enddefault:next_state=S0; /*default语句*/endcaseendalways @(________) /*该过程产生输出逻辑*/begin case(state)S3: z=1'b1;default:z=1'b0;endcaseendendmodule。

课程设计任务书学生姓名：李鹤健专业班级：电子1002班指导教师：韩屏工作单位：信息工程学院题目: D/A接口一、初始条件：可用仪器：PC机（Quartus II软件）硬件：EDA-IV型实验箱。

二、要求完成的主要任务:1设计一个有限状态机，用以检测输入序列“1110101101”由左开始。

（1）画出状态转换图；（2）使用VHDL语言编程；（3）使用EP1C3T144C8芯片。

2将所设计的整个系统写入CPLD 器件中，加上需要的外围电路在实验箱上实现整个系统的硬件搭建，并调试出结果。

3查阅至少5篇参考文献。

按《武汉理工大学课程设计工作规范》要求撰写设计报告书。

全文用A4纸打印，图纸应符合绘图规范。

三、时间安排：1、2012 年12月17日集中，作课程设计的任务布置。

2、2012 年12月18日至2012 年12月21日，进行课程设计，软件编程、仿真和调试。

3、2012 年12月22日，机房检查仿真结果，验证设计的可行性和正确性。

4、2012 年12月23日，熟悉实验平台和试验箱。

5、2012 年12月24日至2012年12月26日，进行设计的硬件调试。

6、2012 年12月27日至2012年12月28日，实验室检查设计成果，现场演示硬件实物，提交设计说明书及答辩。

指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (I)Abstract (II)绪论 (1)1 QuartusII简介 (2)2 设计内容及要求 (3)2.1设计的目的及主要任务 (3)2.1.1设计的目的 (3)2.1.2 设计任务及主要技术指标 (3)2.2设计思想 (3)3 设计原理与模块分析 (4)3.1 序列检测器介绍 (4)3.2 序列检测器设计原理 (4)3.3 序列检测器模块 (4)3.3.1 分频器模块 (5)3.3.2 序列输入模块 (5)3.3.3 序列检测模块 (5)3.4顶层文件 (7)4 电路仿真与分析....................................................................................... 错误！未定义书签。

• 由processing->start compile对设计进行全编译 • 再由processing -> start simulation 进行时序
仿真，分析结果
4、锁引脚
1）根据DE2_pin_assignments文件内容、格式制作 本设计引脚对应文件的引脚锁定文件： XUELIEQI.csv
• 由Processing->generate functional simulation netlist，提取功能仿真的网表
• 由processing -> start simulation 进行功能仿 真，并对结果进行分析。
• 时序仿真
• 由assignments->settings,更改仿真器的设置为 时序仿真：timing
• 双击波形文件下的空白区，得到如下对话框，点 击Noder Finder
弹出下面的对话框，单击List，选中AB、CLK、CLR 、DIN、Q几个端口，单击>_后，点击OK
• 由edit->end time ，设定仿真终止时间为 1us, 选中CLK点击 设置周期是10ns，
并对CLR,DIN作相应设置
• 由assigments->settings，对仿真工具设定为功 能仿真，并将激励文件调入
• 由Processing->generate functional simulation netlist，提取功能仿真的网表
• 由processing -> start simulation 进行功能仿
实验三 用状态机实现序列检测器的设计
任务分析
• 本次实验的核心是：应用有限状态机设计思路， 检测输入的串行数据是否是”11100101”。

实验7序列发生器和检测器的设计与实现
一、实验目的
本实验旨在通过设计和实现序列发生器和检测器来熟悉现代无线通信
系统以及其中所使用的发送数据的方法。

二、实验环境
实验要求使用FPGA软硬件设计结合Quartus II软件进行设计实现，
使用ALTERA DE2开发板实现序列发生器和检测器。

三、实验原理
1．序列发生器的原理
序列发生器是一种非常重要的工具，它可以产生一个特定序列的数字
信号。

序列发生器最常用于调试电子系统以及测试它们的性能。

序列发生
器利用一个特定的算法来生成多个等号数字序列，这些序列可以用于传输，接收和解码信息。

2．检测器的原理
检测器是一种对接收到的数据流进行分析的功能，它能够检测出一些
有用的信息，因此它扮演着非常重要的角色。

检测器通常包括一个可以对
收到的数据流进行解码的模块。

检测器为用户提供其中一种特定的输出，
以及相应的信息，这样用户就能够更好地分析系统的行为。

四、实验设计
1．序列发生器的设计
序列发生器的设计主要是利用ALTERA DE2开发板上的FPGA芯片，包括Cyclone IV，搭建序列发生器的设计结构。

在这个结构里，必须实现一个控制器，用于启动和停止发送序列，还要实现一个定时器，定时发送序列。

实验三_用状态机实现序列检测器的设计1实验三_用状态机实现序列检测器的设计1实验三：用状态机实现序列检测器的设计引言：序列检测器是一种通过检测输入序列中的特定模式来实现特定功能的电路。

在本实验中，将使用状态机来设计和实现一个简单的序列检测器，以此来加深对状态机概念的理解。

一、实验目的：1.理解状态机的基本概念和工作原理2.学习使用状态转移图设计状态机3.设计并实现一个简单的序列检测器二、实验原理：1.状态机概念状态机是由有限个状态和输入信号、输出信号及状态转移函数所确定的一种特殊的信息处理系统。

它根据输入信号的变化，通过状态转移函数切换状态，根据当前状态和输入信号来确定输出信号。

2.状态转移图状态转移图是一种图示方法，用于描述状态机的状态、输入和输出之间的关系。

它由状态节点和状态转移边组成。

状态节点表示状态，状态转移边表示状态之间的转移条件。

三、实验内容：1.确定序列检测器的功能和输入输出规格在本实验中，我们设计一个序列检测器来检测输入序列"101"。

当检测到输入序列为"101"时，输出信号为1，否则输出信号为0。

2.设计状态转移图根据输入输出规格，设计状态转移图。

状态转移图应包括初始状态、输入信号、输出信号和状态转移条件。

假设状态为S0、S1和S2，其中S0为初始状态。

输入信号为X，输出信号为Y。

状态转移条件如下：-从S0状态到S1状态，当输入信号X为1时-从S1状态到S2状态，当输入信号X为0时-从S2状态到S0状态，当输入信号X为1时状态转移图如下所示：```01S0→S1→S2↑______```3.实现状态机电路根据状态转移图，可以实现状态机电路。

使用触发器来存储状态。

每个触发器的输出连接到其他触发器的输入。

根据状态转移图，配置触发器的输入和输出。

配置表如下所示：```状态XY下一个状态S000S0S010S1S100S2S110S1S201S0S210S1```根据配置表，配置触发器的输入和输出。

实验三_用状态机实现序列检测器的设计
一、实验目的
①了解序列检测器的基本原理；
②使用状态机模型设计序列检测器；
③理解状态机的工作原理，以及应用状态机设计逻辑电路的思想与方法。

二、实验原理
序列检测器，又称序列检测器或序列检测装置，是将输入的序列信号，与一个事先给定的序列模式进行比较，以判断输入信号是否与给定的模式
相匹配。

当输入信号与给定模式完全匹配时，则检测出一个正确的模式序列。

如果输入的信号不与模式相匹配，则认为出错，并给出错误信号。

序列检测器有很多的组成部分，包括输出寄存器，状态寄存器，比较
状态机，其中比较状态机是序列检测器最重要的组成部分。

它主要功能是：获取模式序列，比较模式和输入序列，并根据比较结果生成对应的输出信号。

具体来说，比较状态机包括：输入处理模块，状态比较模块，指令控
制模块和输出触发模块。

三、实验内容
1、设计一个比较状态机，用于检测并确定序列是否与给定的模式序
列相同。

2、使用VHDL绘制比较状态机的模型，并编写代码实现。

3、真实应用比较状态机，设计一个校验器，用于检测序列是否符合一定的校验规则。

实验八用状态机实现序列检测器的设计1、实验目的：用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。

2、实验仪器：PC机，操作系统为Windows2000/xp,Quartus II 5.1 设计平台，GW48系列SOPE/EDA实验开发系统。

3、实验原理：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。

由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。

在检测过程中，任何一位不相等都将回到初始状态重新开始检测。

例6-27描述的电路完成对序列数"11100101"的。

当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“B”。

LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK ISPORT( DIN,CLK,CLR:IN STD_LOGIC; --串行输入数据位/工作时钟/复位信号AB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --检测结果输出END SCHK;ARCHITECTURE behave OF SCHK ISSIGNAL Q : INTEGER RANGE 0 TO 8 ;SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); --8位待检测预置数BEGIND <= "11100101" ; --8位待检测预置数PROCESS( CLK, CLR )BEGINIF CLR = '1' THEN Q <= 0 ;ELSIF CLK'EVENT AND CLK='1' THEN --时钟到来时，判断并处理当前输入的位CASE Q ISWHEN 0=> IF DIN = D(7) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ;WHEN 1=> IF DIN = D(6) THEN Q <= 2 ; ELSE Q <= 0 ; END IF ;WHEN 2=> IF DIN = D(5) THEN Q <= 3 ; ELSE Q <= 0 ; END IF ;WHEN 3=> IF DIN = D(4) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ;WHEN 4=> IF DIN = D(3) THEN Q <= 5 ; ELSE Q <= 0 ; END IF ;WHEN 5=> IF DIN = D(2) THEN Q <= 6 ; ELSE Q <= 0 ; END IF ;WHEN 6=> IF DIN = D(1) THEN Q <= 7 ; ELSE Q <= 0 ; END IF ;WHEN 7=> IF DIN = D(0) THEN Q <= 8 ; ELSE Q <= 0 ; END IF ;WHEN OTHERS => Q <= 0 ;END CASE ;END IF ;END PROCESS ;PROCESS( Q ) --检测结果判断输出BEGINIF Q = 8 THEN AB <= "1010" ; --序列数检测正确，输出 "A" ELSE AB <= "1011" ; --序列数检测错误，输出"B"END IF ;END PROCESS ;END behave ;提示：若对于D <= "11100101 "，电路需记忆：初始状态、1、11、111 、 1110 、11100、111001、1110010、11100101 共9种状态。

八位序列检测器设计班级：1302012学号：姓名：郭春晖一、设计说明使用quartus软件进行仿真和验证，并且还可以检测其他的序列，只需要修改一部分代码就可以实现。

二、方案工作原理：基于FPGA的多路脉冲序列检测器的设计方案，使用VHDL语言设计时序逻辑电路，先设计序列发生器产生序列：01010；再设计序列检测器，检测序列发生器产生序列，若检测到信号与预置待测信号相同，则输出“1”，否则输出“0”，并且将检测到的信号的显示出来。

三、单元模块设计1、序列信号发生器序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号。

利用状态机设计，首先定义一个数据类型FSM_ST它的取值为st0到st15的16个状态。

序列信号发生器的代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHK ISPORT (CLK,RST :IN STD_LOGIC; CO :OUT STD_LOGIC );END SHK;ARCHITECTURE behav OF SHK ISTYPE FSM_ST IS (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15);SIGNAL REG:FSM_ST;SIGNAL Q:STD_LOGIC;BEGINPROCESS(CLK,RST)BEGINIF RST ='1' THEN REG<=s0;Q<='0';ELSIF CLK'EVENT AND CLK='1' THENCASE REG ISWHEN s0=> Q<='1'; REG<=s1; WHEN s1=> Q<='0';REG<=s2;WHEN s2=> Q<='1';REG<=s3; WHEN s3=> Q<='1';REG<=s4;WHEN s4=> Q<='0';REG<=s5; WHEN s5=> Q<='1';REG<=s6;WHEN s6=> Q<='0';REG<=s7; WHEN s7=> Q<='0';REG<=s8;WHEN s8=> Q<='0';REG<=s9; WHEN s9=> Q<='1';REG<=s10;WHEN s10=> Q<='1';REG<=s11; WHEN s11=> Q<='0';REG<=s12;WHEN s12=> Q<='1';REG<=s13; WHEN s13=> Q<='0';REG<=s14;WHEN s14=> Q<='1';REG<=s15; WHEN s15=> Q<='0';REG<=s0;WHEN OTHERS=>REG<=s0;Q<='0';END CASE;END IF;END PROCESS; CO<=Q;END behav;转化成可调用的元件：波形仿真如下：2、序列检测器脉冲序列检测起可用于检测一组或多组二进制码组成的脉冲序列信号，当序列检测器连续接收到一组穿行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。

EDA实验报告用状态机实现序列检测器电信1002班姓名：谌晴学号：1404100320用状态机实现序列检测器1.实验目的掌握利用有限状态机实现一般时序逻辑分析的方法，了解一般状态机的设计与应用。

2.实验内容设计一序列检测器并在SmartSOPC试验箱上进行硬件测试。

利用Quartus II软件进行设计方真验证，最后进行引脚锁定并完成硬件测试。

用KEY5控制复位，KEY6控制状态机时钟，KEY1~KEY4控制输入待检预置数和检测预置数（检测密码），并在数码管1\2和4\5上显示。

3.实验原理（1）序列检测器可用于检测有二进制码组成的脉冲序列信号。

当序列检测器连续收到一组串行二进制码后，如果这组序列码与检测器中预先设置的序列码相同，则输出1，否则输出0.这种检测的关键是必须收到连续的正确码，所以要求序列检测器必须对前一次接收到的序列码做记忆分析，直到在连续检测中所收到的每一位二进码都与预置序列码对应相同。

在检测过程中，只要有一位不相等都将回到初始状态重新开始检测。

这里不考虑序列重叠的可能。

（2）为了配合硬件测试，本实验提供了一个测试模块（schk_test），对模块的各端口说明如下：Clock 系统时钟输入（48MHz）Key[5..0] 按键输入；Disp[3..0] 序列检测器检测结果输入（显示与数码管8）；Sda 串行序列码输出；Clkout 序列检测器状态机时钟输出；Rstout 序列检测器复位信号输出；Dat[7..0] 序列预置数输出；Led[7..0] LED输出；Seg[7..0] 数码管段输出；Dig[7..0] 数码管位输出；该模块主要用于产生序列检测器所需的时钟、复位、串行输入序列码及预置数等信号；同时处理按键、显示等操作。

4.实验步骤（1）启动Quartus II建立一个空白工程，然后命名为schk_top.qpf。

（2）新建verilog HDL源程序文件schk.v，输入程序代码并保存，进行综合编译。

实验四用状态机实现序列检测器的设计序列检测器是一种可以检测输入序列中是否包含特定模式的系统，常见的应用包括编码/解码、错误检测和通信协议等。

状态机是一种数学模型，可以描述系统在不同状态之间的转换关系。

本实验旨在利用状态机的概念和原理，设计一个简单的序列检测器。

一、实验目的本实验的目的是通过实践，加深对状态机原理的理解，并掌握利用状态机设计和实现序列检测器的方法和技巧。

二、实验原理状态机是由状态、输入和输出组成的，其中状态表示系统的各种工作状态，输入是输入信号，输出是根据输入信号和当前状态产生的输出信号。

在设计序列检测器时，需要针对特定的输入序列定义状态转换条件，并根据状态转换条件确定系统的下一个状态和输出信号。

通常使用状态转换表或状态转换图来描述系统的状态转换关系。

三、实验内容1、确定输入序列和输出信号的定义在设计序列检测器之前，首先需要明确输入序列和输出信号的定义。

例如，输入序列为0和1的连续序列，输出信号为检测到序列的结果。

2、定义状态集合根据输入序列的定义，确定系统的状态集合。

例如，系统的状态可以有两个：A和B。

3、定义状态转换条件根据输入序列的定义和状态集合，确定状态转换条件。

例如，当输入为0时，系统从状态A转换到状态B；当输入为1时，系统保持在状态A。

4、确定初始状态确定系统的初始状态。

例如，初始状态可以为A。

5、确定输出信号根据输入序列的定义和状态转换条件，确定状态对应的输出信号。

例如，当检测到输入序列时，系统输出检测到的信号。

6、绘制状态转换图根据状态集合、状态转换条件和输出信号，绘制系统的状态转换图。

状态转换图表示系统在不同状态之间的转换关系。

7、实现状态转换逻辑将状态转换图转化为状态转换表，然后根据状态转换表实现状态转换逻辑。

状态转换逻辑可以使用编程语言来实现，例如使用C、C++或Verilog等。

8、测试和验证使用合适的输入序列对设计的状态机进行测试和验证。

根据实际运行结果判断系统是否工作正常。

实验三：状态机实现序列检测器设计《FPGA》课程报告设计题目：状态机实现序列检测器设计学生班级：学生学号：学生姓名：指导教师：时间：成绩：一、实验目的：1.理解有限状态机的概念；2. 掌握有限状态机的状态图的画法及其含义二、实验原理：本次实验的内容是：应用有限状态机设计思路，检测输入的串行数据是否是”11100101”，本次实验由顶层文件、串行检测、并行数据转串行、数码管显示四个模块组成。

1.并行数据转串行数据模块功能是：可以异步复位，可以在时钟控制下，将并行输入数据din[7:0]，按照din[7]，din[6]，din[5]，din[4]，din[3]，din[2]，din[1]，din[0]的顺序输出至串行检测模块的输入端口din。

2.串行检测模块：输入信号：DIN-----1bit的串行输入数据CLK-----同步输入时钟CLR ------异步清零信号，当CLR=1，系统输出置0，否则，系统正常工作输出信号： AB--------4bits数据，如果系统检测到“11100101”这8bit的输入，AB=4’b1010，否则，AB=4’b1011.三、实验过程：1.首先建立一个新的工程，添加一个新的Verilog Module文件，然后写入并行数据转串行数据模块的代码，代码如下：然后执行综合，确认无误后，新建一个Test Bench WaveForm文件，进行仿真，仿真图如下：2.再新建一个Verilog Module文件，在其中写入串行检测模块的代码，代码如下：然后执行综合，确认无误后，新建一个Test Bench WaveForm文件，进行仿真，仿真图如下：3. 再新建一个Verilog Module文件，数码管显示模块的代码，代码如下：然后执行综合，确认无误后，新建一个Test Bench WaveForm文件，进行仿真，仿真图如下：4.编写顶层文件，将上面三个模块例化在一起，代码如下：然后将新的顶层文件经行综合，确认无误后，新建一个Test Bench WaveForm文件，进行仿真，仿真图如下：5.添加消抖模块，然后编写新的顶层文件，将消抖模块与上面的模块例化在一起，代码如下：保存后生成新的顶层文件：6.完成以上操作后，执行综合确认无误，经行锁引脚操作：锁引脚完成后，编辑、修改约束文件：7. 生成下载配置文件,下载到开发板进行经行验证。

EDA实验五用状态图输入法实现序列检测器一、实验目的：了解序列检测器的基本原理，Mealy型和Moore型状态机的基本原理,掌握状态图输入法实现序列检测器的方法，并进行分析和仿真验证。

二、实验内容：本实验内容是：用状态图输入法设计一个序列检测器，若检测器收到一组码流1110010则输出为1,否则输出为0。

三、实验方法：实验方法：采用基于FPGA进行数字逻辑电路设计的方法。

采用的软件工具是QuartusII软件仿真平台,采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。

实验步骤:1、绘制状态图。

打开QuartusII软件平台，建立工程文件夹,工程文件夹名称为exp_detect3.然后点击File中的New建立一个状态图文件（用State Machine File命令)，然后设置并生成状态图。

2、按照实验箱上FPGA的芯片名更改编程芯片的设置。

操作是点击Assign/Device,选取芯片的类型.3、编译与调试。

确定状态图文件为当前工程文件，点击Complier进行文件编译.编译结果有错误或警告，则将要调试修改直至文件编译成功。

4、波形仿真及验证。

在编译成功后，点击Waveform开始设计波形。

点击“insert the node",按照程序所述引脚，任意设置各输入节点的输入波形…点击保存按钮保存。

5、FPGA芯片编程及验证,应记录实验结果进行分析。

四、实验过程:用状态图输入法实现序列检测器：1、建立工程文件，工程文件夹的名称为exp_detect3，工程名和顶层实体名称为exp_detect3.工程建立过程中平台设置设置如下图所示:2、工程建好后，即进行状态图的输入。

具体过程如下：选择菜单File->New—>State Machine File命令，打开State Machine Editor窗口，如下图所示:然后选择Tools-〉State Machine Wizard 命令，弹出如下所示状态机创建向导对话框。

实验五用状态机实现序列检测器的设计序列检测器是一种可以根据输入序列的模式检测和识别特定序列的设备或系统。

在计算机科学和电子工程中，状态机常常被用来实现序列检测器。

状态机是一种抽象的数学模型，具有有限数量的状态和状态转换函数。

本实验将通过使用状态机来实现一个序列检测器。

在序列检测器的设计中，我们需要定义输入序列的模式，并根据这个模式来设计状态机。

在这个例子中，我们将设计一个简单的序列检测器，用来检测输入序列是否包含连续的3个1首先，我们需要定义状态。

在本实验中，我们定义两个状态：初始状态和检测状态。

初始状态是状态机的起始状态，它等待输入序列的开始。

检测状态表示状态机已经开始检测输入序列，并且可能已经识别到了一部分符合要求的序列。

然后，我们需要定义状态转换函数。

状态转换函数描述了状态机在不同状态下如何根据输入来转换到其他状态。

在本实验中，我们定义以下状态转换函数：1.当输入位为0时，状态机保持在当前状态；2.当输入位为1且当前状态为初始状态时，状态机转换到检测状态；3.当输入位为1且当前状态为检测状态时，状态机保持在检测状态。

最后，我们需要确定终止状态。

在本实验中，当状态机识别到连续的3个1时，我们将状态机置于终止状态，并输出一个信号表明已经检测到了整个序列。

通过以上步骤，我们已经定义了一个简单的序列检测器的状态机。

下面是一个简单的状态机实现的示例代码：```#define INITIAL_STATE 0#define DETECTION_STATE 1#define TERMINATE_STATE 2int state = INITIAL_STATE;int count = 0;void detect_sequence(int input)switch(state)case INITIAL_STATE:if (input == 1)state = DETECTION_STATE;count = 1;}break;case DETECTION_STATE:if (input == 1)count++;if (count == 3)state = TERMINATE_STATE;output_signal(;}} elsestate = INITIAL_STATE;count = 0;}break;case TERMINATE_STATE:// do nothingbreak;}void output_signa// output signal here```在上述代码中，我们使用一个整型变量`state`来表示状态，一个整型变量`count`来表示检测到的连续1的数量。

4.11 用状态机实现序列检测器的程序设计与仿真1 实验目的用状态机实现序列检测器的设计，并对其进行仿真和硬什测试。

2 实验原理序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到—组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出“I”，否则输出“0”。

由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。

在检测过程中，任何一位不相等都将回到初始状态重新开始检测。

该实验源程序描述的电路完成对序列数“11l00101”的检测，当这一串序列数高位在前(左移)串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则输出“B”。

3 实验内容(1) 用VHDL语言编写序列检测器的源程序。

（2）将源程序进行综合、优化及功能仿真，并给出仿真波形，了解控制信号的时序，最后进行引脚锁定并完成硬件测试实验。

建议用键7(PIO11)控制复位信号CLR；键6(PI09)控制状态机工作时钟CLK；待检测串行系列数输入DIN接PIO10(左移，最高位在前)：指示输出AB接PI039～PI036(显示于数码管6)，下载后：①按实验板“系统复位”键：②用键2和键1输入2位十六进制待测序列数“11100101”；③按键7复位（平时数码6指示显“B”)：④按键6(CLK)8次，这时若串行输入的8位二进制序列码(显示于数码2／1和发光管D8～D6)与预置码11100101”相同，则数码6应从原来的B变成A，表示序列检测正确，否则仍为B。

4 实验预习思考（1）说明源程序的代码表达的是什么类型的状态机，它的优点是什么?详述其功能和对序列数检测的逻辑过程。

(2) 写出由两个主控进程构成的相同功能的符号化Moore型有限状态机，画出状态图，井给出其仿真测试波形。

5 程序设计与仿真（1）程序设计为此工程新建一个文件夹。

实验五用状态机实现序列检测器的设计一、实验目的1.熟悉QuartusⅡ软件应用环境，了解实验流程。

2.编写简单的Verilog代码，并在QuartusⅡ中进行调试和验证，并在EDA6000中下载代码和验证。

3.掌握用状态机（State Machine）实现序列检测器的设计。

二、实验原理假设检测器预先已经设定一个8位序列d，那么当由din端口串行输入的一个8位序列，与d完全相同时，检测器输出代码1010，即在试验箱上的LED上显示一个“A”；否则，检测器输出1110，即在试验箱上的LED上显示一个“E”。

同时，当清零信号clr有效时，输出为1110。

由清零信号clr和输入信号din共同控制状态机的状态变化。

三、实验内容1、检测一组二进制序列信号，当连续的脉冲信号和预先设定的序列d相同时，显示字符“A”，否则显示“E”。

2、使用工具为译码器建立一个元件符号3、设计仿真文件，进行验证。

4、编程下载并在实验箱上进行验证。

四、实验步骤1.新建Verilog工程项目，编写代码并保存至与模块名对应的项目文件夹。

2.编译程序，编译无误后，在【tools】>【netlist viewers】里面选择RTL Viewer，观察电路结构；在【tools】>【netlist viewers】里面选择State Machine Viewer，查看状态机转换图。

3.新建波形文件进行仿真。

保存时要和源程序存放在同一目录下。

设置好输入波形参数后，开始仿真。

在仿真后输入输出波形中观察逻辑关系是否正确。

4.将实验箱和PC合理连接起来。

打开EDA6000软件，设置好芯片类型为ACEX1K（EP1K30TC144-3），载入模式12。

5.根据EDA6000界面内管脚对应芯片的实际管脚在QUARTUSⅡ里面设定管脚号并检查无误。

6.将程序下载至FPGA内，并在EDA6000软件界面内进行验证测试。

程序代码module SCHK(clk,din,clr,d,err);input clk,din,clr; input [7:0]d;output [3:0]err;parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg [8:0]cs,ns; reg [3:0]err;always @(posedge clk or posedge clr)begin if(clr) cs<=s0;else cs<=ns;case (cs)s0:if(din==d[0] ) ns<=s1;else ns<=s0;s1:if (din==d[1]) ns<=s2;else ns<=s0;s2:if(din==d[2] ) ns<=s3;else ns<=s0;s3:if(din==d[3] ) ns<=s4;else ns<=s0;s4:if(din==d[4] ) ns<=s5;else ns<=s0;s5:if(din==d[5] ) ns<=s6;else ns<=s0;s6:if(din==d[6] ) ns<=s7;else ns<=s0;s7:if(din==d[7] ) ns<=s8;else ns<=s0;s8:ns<=s8;default ns<=s0;endcaseendalways @(ns)begin if(ns==s8) err<=4'b1010;else err<=4'b1110;endendmodule编译：选择processing---start compilation命令，开始编译。