电工新技术实践 七人表决器(数电)带仿真哈工大

摘要7人表决控制电路是一简单的输入信号检测与处理、产生输出控制信号的逻辑电路。

本文详细介绍了依据功能要求进行控制电路方案设计的过程，并在此基础上将整体电路分为输入信号处理模块,计时模块,译码模块，比较模块，显示模块等主要功能模块。

实现中采用Verilog HDL描述、ModelSim进行功能仿真、ISE进行逻辑综合和适配下载，最后在Altera的CycloneⅡ芯片EP2C8Q208C8上实现并完成测试。

在此过程中，完整地建立了测试平台，完成了功能和时序仿真，从而保证了设计的功能与时序的正确性。

关键词Verilog HDL；FPGA；仿真；综合；动态扫描目录引言 (1)1 总体电路结构设计 (2)1.1电路功能与性能 (2)1.2主要调度算法 (2)1.3电路接口 (3)1.4电路功能框图 (4)1.5验证方案 (5)2 模块设计 (6)2.1输入信号处理模块设计 (6)2.2计时模块设计 (8)2.3译码模块设计 (8)2.4比较模块设计 (9)2.5显示模块设计 (10)3 设计仿真与测试 (11)3.1仿真与测试的功能列表 (11)3.2仿真平台构建和仿真结果 (11)3.2.1 顶层仿真平台与激励 (11)3.2.2 电路功能仿真结果 (12)3.2.3 电路后仿真结果 (13)3.3测试环境的搭建与测试结果 (13)3.3.1 测试环境模拟 (13)3.3.2 电路测试结果 (14)4 电路约束与综合实现 ........................................................................ 错误！未定义书签。

4.1时序约束 (15)4.2引脚锁定约束 (16)4.3电路综合报告 (17)4.4设计实现与下载 (17)结论 (21)参考文献 (22)引言随着可编程器件FPGA/CPLD成本的逐渐降低，以及开发测试技术的日益普及，FPGA/CPLD以其较好的集成度和稳定性、可编程实现与升级的特点，在电子设计领域得到了越来越多的应用。

(1)电路状态转换图：(4)七人表决器电路设计：六．设计源程序与电路图绘制(1)或门的设计源程序：--or2_1.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2_1 ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END ENTITY or2_1; ARCHITECTURE art1 OF or2_1 IS BEGINC<=A Or B;END ARCHITECTURE art1;(2)半加器的设计源程序：--h_adder.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder ISPORT(A,B:IN STD_LOGIC;SO,CO:OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE art2 OF h_adder IS BEGINSO<=NOT(A XOR(NOT B));CO<=A AND B;END ARCHITECTURE art2;电路图：(3)全加器的设计源代码：--f_adder.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder ISPORT(AIN,BIN,CIN:IN STD_LOGIC;SUM,COUT:OUT STD_LOGIC); END ENTITY f_adder; ARCHITECTURE art3 OF f_adder IS COMPONENT h_adder ISPORT(A,B:IN STD_LOGIC;SO,CO:OUT STD_LOGIC); END COMPONENT h_adder; COMPONENT or2_1 ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END COMPONENT or2_1;SIGNAL S1,S2,S3:STD_LOGIC;BEGINU1:h_adder PORT MAP(A=>AIN,B=>BIN,CO=>S1,SO=>S2);U2:h_adder PORT MAP(A=>S2,B=>CIN,CO=>S3,SO=>SUM); U3:or2_1 PORT MAP(A=>S1,B=>S3,C=>COUT);END ARCHITECTURE art3;电路图：(4)七人表决器设计电路：七．电路仿真仿真波形图：引脚锁定：。

七人表决器实验报告七人表决器实验报告引言：在日常生活中，我们经常会遇到需要做决策的情况。

而在集体决策中，如何快速、公正地达成共识成为了一个重要的问题。

为了解决这一问题，我们进行了七人表决器的实验。

本实验旨在探索七人表决器在集体决策中的效果和影响因素。

实验设计：我们邀请了七位志愿者参与实验，每个人都具有不同的背景和观点。

在实验开始前，我们向每位参与者提供了相同的决策问题，并要求他们独立思考并给出自己的答案。

然后，我们将七人表决器放置在桌面上，并告知参与者如何使用。

在每次决策中，参与者需要将自己的决策结果输入到表决器中，然后等待其他人完成决策。

当所有参与者完成决策后，表决器会自动计算出最终的决策结果。

实验结果：通过观察实验过程和分析实验数据，我们得出了以下结论：1. 影响决策结果的因素：参与者的个人观点、决策顺序以及决策权重等因素都可能影响最终的决策结果。

在实验中，我们发现当个人观点相差较大时，决策结果往往会偏向于多数人的意见。

而当个人观点相似或相同时，决策结果则更容易达成一致。

2. 决策效率的提升：相比于传统的集体讨论和投票方式，七人表决器在决策效率上具有明显的优势。

参与者只需输入自己的决策结果，无需进行冗长的讨论和辩论过程，从而节省了时间和精力。

3. 决策公正性的保障：七人表决器在一定程度上保障了决策的公正性。

由于每个参与者的决策权重相等，没有任何一方能够主导决策结果。

这种平等的决策机制能够避免个别参与者的意见被忽视或压制，从而提高了决策的公正性。

讨论：尽管七人表决器在决策效率和公正性方面具有优势，但仍存在一些潜在的问题和限制。

首先，由于每个参与者只能输入一个决策结果，可能无法充分体现个体的多样性和复杂性。

其次，决策结果可能受到决策顺序的影响，先行决策者的意见可能会对后续决策者产生影响。

此外，表决器本身的设计和算法也可能存在一定的偏差，需要进一步优化和改进。

结论：通过本次实验，我们初步探索了七人表决器在集体决策中的应用。

7人表决电路vhdl课程设计一、课程目标知识目标：1. 让学生掌握7人表决电路的基本原理及其在数字电路设计中的应用。

2. 使学生了解并熟练运用VHDL语言对7人表决电路进行代码编写和仿真。

3. 帮助学生理解并掌握7人表决电路中的逻辑门、触发器等基本元件的功能及其相互关系。

技能目标：1. 培养学生运用VHDL语言进行数字电路设计的能力。

2. 提高学生分析、解决数字电路实际问题的能力。

3. 培养学生团队协作和沟通表达的能力。

情感态度价值观目标：1. 培养学生对数字电路设计及其编程的兴趣和热情。

2. 培养学生严谨、踏实的科学态度，提高学生的自主学习能力和创新意识。

3. 增强学生的团队合作意识，培养学生的集体荣誉感和责任感。

课程性质：本课程为实践性较强的数字电路设计与编程课程，旨在通过7人表决电路的实例，使学生掌握VHDL语言在数字电路设计中的应用。

学生特点：学生具备一定的数字电路基础知识，具有一定的编程能力，但对VHDL语言和实际电路设计可能还不够熟悉。

教学要求：结合学生特点，本课程要求教师采用循序渐进、任务驱动的教学方法，将理论与实践相结合，注重培养学生的实际操作能力和团队协作能力。

通过课程学习，使学生能够独立完成7人表决电路的VHDL代码编写和仿真，达到本课程设定的具体学习成果。

二、教学内容本章节教学内容围绕7人表决电路的VHDL课程设计，依据课程目标进行以下安排：1. 数字电路基础知识回顾：复习逻辑门、触发器等基本元件的功能和特性，为7人表决电路的学习打下基础。

2. VHDL语言基础：介绍VHDL的基本语法、结构、数据类型、运算符等，为学生编写7人表决电路代码做好准备。

3. 7人表决电路原理：讲解7人表决电路的原理和设计方法，分析电路中各部分的功能和相互关系。

4. VHDL代码编写：根据7人表决电路原理，指导学生进行VHDL代码编写，包括逻辑门、触发器等元件的描述。

5. 电路仿真与测试：介绍仿真软件的使用，指导学生进行7人表决电路的仿真、调试和测试。

Harbin Institute of Technology课程报告课程名称：高级电子技术综合实验院系：报告者：学号：时间： 2016-6-3哈尔滨工业大学实验一 basys2学习板的简单应用一、实验目的1.熟悉使用basys2学习板，了解FPGA的相关知识2.熟悉ISE软件的应用3.使用basys2实现四人表决器的功能二、实验步骤1.将板子与PC相连2.将写好的程序烧录板子中3.波动板子上的开关，进行实验验证三、相关代码// Verilog test fixture created from schematicD:\Xilinx\13.4\example\test5.26\test5.sch - Thu May 26 10:16:03 2016 `timescale 1ns / 1psmodule test5_test5_sch_tb();// Inputsreg A;reg C;reg B;reg D;// Outputwire F;// Bidirs// Instantiate the UUTtest5 UUT (.A(A),.C(C),.B(B),.D(D),.F(F));// Initialize Inputs// `ifdef auto_initinitial beginC = 0;B = 0;D = 0; #100;A = 0;C = 0;B = 0;D = 1; #100;A = 0;C = 0;B = 1;D = 0; #100;A = 0;C = 0;B = 1;D = 1; #100;A = 0;C = 1;B = 0;D = 0; #100;A = 0;C = 1;B = 0;D = 1; #100;A = 0;C = 1;B = 1;D = 0; #100;A = 0;C = 1;B = 1;D = 1; #100;A = 1;C = 0;B = 0;D = 0;A = 1;C = 0;B = 0;D = 1;#100;A = 1;C = 0;B = 1;D = 0;#100;A = 1;C = 0;B = 1;D = 1;#100;A = 1;C = 1;B = 0;D = 0;#100;A = 1;C = 1;B = 0;D = 1;#100;A = 1;C = 1;B = 1;D = 0;#100;A = 1;C = 1;B = 1;D = 1;#100;end// `endifendmodule四、实验现象A按下，BCD三个当中至少有一个也按下时，灯亮；A不按下，BCD都按下时，灯也亮，其他情况下灯不亮。

摘要7人表决控制电路是一简单的输入信号检测与处理、产生输出控制信号的逻辑电路。

本文详细介绍了依据功能要求进行控制电路方案设计的过程，并在此基础上将整体电路分为输入信号处理模块,计时模块,译码模块，比较模块，显示模块等主要功能模块。

实现中采用Verilog HDL描述、ModelSim进行功能仿真、ISE进行逻辑综合和适配下载，最后在Altera的CycloneⅡ芯片EP2C8Q208C8上实现并完成测试。

在此过程中，完整地建立了测试平台，完成了功能和时序仿真，从而保证了设计的功能与时序的正确性。

关键词Verilog HDL；FPGA；仿真；综合；动态扫描目录引言 (1)1 总体电路结构设计 (2)1.1电路功能与性能 (2)1.2主要调度算法 (2)1.3电路接口 (3)1.4电路功能框图 (4)1.5验证方案 (5)2 模块设计 (6)2.1输入信号处理模块设计 (6)2.2计时模块设计 (8)2.3译码模块设计 (8)2.4比较模块设计 (9)2.5显示模块设计 (10)3 设计仿真与测试 (11)3.1仿真与测试的功能列表 (11)3.2仿真平台构建和仿真结果 (11)3.2.1 顶层仿真平台与激励 (11)3.2.2 电路功能仿真结果 (12)3.2.3 电路后仿真结果 (13)3.3测试环境的搭建与测试结果 (13)3.3.1 测试环境模拟 (13)3.3.2 电路测试结果 (14)4 电路约束与综合实现 ........................................................................ 错误！未定义书签。

4.1时序约束 (15)4.2引脚锁定约束 (16)4.3电路综合报告 (17)4.4设计实现与下载 (17)结论 (21)参考文献 (22)引言随着可编程器件FPGA/CPLD成本的逐渐降低，以及开发测试技术的日益普及，FPGA/CPLD以其较好的集成度和稳定性、可编程实现与升级的特点，在电子设计领域得到了越来越多的应用。

七人表决器一．实验目的1．掌握Quartus II软件安装，熟悉Quartus II操作环境。

2．初步了解VHDL语言。

3．学习使用行为级描述方法设计电路。

二．实验原理七人表决器使用7个电平开关作为表决器的7个输入变量，输入为电平“1”时表示表决者“赞同”，输入为电平“0”时表示表决者“不赞同”。

当表决器的7个输入变量中有不少于4个输入变量输入“1”，那么表决结果输出逻辑高电平，表示表决“通过”，否则，输出逻辑低电平，表示表决“不通过”。

七人表决器的可选设计方案非常多，可以采用使用全加器的组合逻辑。

使用VHDL 进行设计的时候，可以选择行为级描述、寄存器级描述，结等方法。

当采用行为级描述的时候，采用一个变量记载选举通过的总人数。

当这个变量的数值大于等于4时，表决通过，绿灯亮；否则表决不通过，黄灯亮。

因此，设计时，需要检查每一个输入的电平，并且将逻辑高电平的输入数目进行相加，并且进行判断，从而决定表决是否通过。

二．实验内容1．安装Quartus II软件，熟悉Quartus II操作环境。

2．使用VHDL实现上述描述。

3．波形仿真。

4．生成元件以及RTL四．设计提示1．初次接触VHDL应该注意程序的框架结构，数据类型和运算操作符。

2．了解变量和信号的区别。

3．了解进程内外语句的顺序和并行执行的区别。

4．设计文本的端口可如下：设计文本：LIBRARY IEEE;library ieee;USE vote7 ISPORT(men:in std_logic_vector(6 downto 0);LedPass,LedFail:OUT std_logic);END vote7;ARCHITECTURE behave OF vote7 ISsignal pass:std_logic;BEGINPROCESS(men)variable temp:std_logic_vector(2 downto 0);BEGINtemp:="000";for i in 0 to 6 loop--结束if(men(i)='1')thentemp:=temp+1;elsetemp:=temp+0;end if;end loop;pass<=temp(2);END PROCESS;LedPass<='1' WHEN pass='1'ELSE '0';LedFail<='1' WHEN pass='0'ELSE '0';--库和程序包--实体--结构体五．实验报告要求1．记录仿真波形。

写出了综合设计的第一个实验的详细步骤，主要是介绍用QuartusII软件设计由多个模块构成的数字系统的主要步骤，及注意事项。

希望对前几个实验未能完全掌握的同学有所帮助。

3．3．2实验内容基于QuartusII软件及VHDL语言实现七人表决器。

当参与表决的7人中有4个或4个以上赞同时，表决器输出“1”表示通过，否则输出“0”表示不通过，并显示赞成和反对的人数。

用7个电平开关作为表决器的7个输入变量，数码管显示人数，LED灯显示是否通过。

本实验4学时。

3．3．3实验仪器ZY11EDA13BE型实验箱。

3．3．4实验原理分析实验要求，七人表决器系统主要由两个模块构成：投票计数模块和数码管显示模块。

投票计数模块，用来统计赞成和反对的人数，数码显示模块以数码管动态扫描的形式，将赞成和反对的人数显示在数码管上。

实验具体步骤如下：一、建立项目（1）新建文件夹。

路径及文件名中不可出现汉字。

（2）新建项目。

项目取名为bjq7，特别强调的是项目名取好后，顶层文件名必须与项目名一致。

一个数字系统可以由多个模块构成，使所有模块连接在一起的总文件叫做顶层文件，只有顶层文件名可以且必须与项目名相同。

（3）选择芯片二、建立文件1.建立投票计数模块。

（1）新建VHDL文件（2）编辑VHDL程序。

投票计数模块输入为七个电平开关input，输出为同意的人数agree，反对的人数disagree，是否通过指示灯y，程序清单如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity BJQ isport(input:in std_logic_vector(6downto0);agree:out std_logic_vector(3downto0);disagree:out std_logic_vector(3downto0);y:out std_logic);end;architecture one of BJQ isbeginprocess(input)variable cnt:integer range0to7;variable cnt0:integer range0to7;begincnt:=0;for i in6downto0loopif input(i)='1'thencnt:=cnt+1;end if;end loop;cnt0:=7-cnt;if cnt>3then y<='1';else y<='0';end if;case cnt iswhen0=>agree<="0000";when1=>agree<="0001";when2=>agree<="0010";when3=>agree<="0011";when4=>agree<="0100";when5=>agree<="0101";when6=>agree<="0110";when7=>agree<="0111";when others=>agree<="0000";end case;case cnt0iswhen0=>disagree<="0000";when1=>disagree<="0001";when2=>disagree<="0010";when3=>disagree<="0011";when4=>disagree<="0100";when5=>disagree<="0101";when6=>disagree<="0110";when7=>disagree<="0111";when others=>disagree<="0000";end case;end process;end;程序输入完成后进行保存，名字与实体名一致BJQ。

电子技术课程设计课题：表决器电路设计系别：电气与电子工程系专业：电气工程及其自动化姓名： AAA学号： 09AAA河南城建学院2012年 06 月 21 日成绩评定·一、指导教师评语二、评分课程设计成绩评定一、设计目的1.本课程设计是在前导验证性认知实验基础上，进行更高层次的命题设计实验，要求学生在教师指导下独立查阅资料、设计、安装和调试特定功能的电子电路。

培养学生利用模拟、数字电路知识，解决电子线路中常见实际问题的能力，使学生积累实际电子制作经验，目的在于巩固基础、注重设计、培养技能、追求创新、走向实用。

2.用已学过的知识和对数字电子技术的基本理论，基本概念，基本方法和单元电路，逻辑部件的深入认识，而拓宽思路，扩大视野，进一步巩固，扩充所学知识，提高分析问题和解决问题的能力。

二、设计题目和内容题目：表决器电路设计1) 用于七人以下会议表决。

半数以上人同意通过。

2）应考虑弃权情况，有三人以上弃权，推迟会议再议。

3）根据表决情况显示“否决”“通过”“再议”字样。

显示方式自己设计。

三、电路比较方案一：用数据选择器分别将通过、否决、弃权的高低电平进行选择，之后将七人的选择结果用T触发器构成的同步二进制加法计数器进行累加。

然后用数字比较器进行比较，如果弃权的票数大于等于3，则输出为“再议”。

如果弃权的票数小于3且通过的票数大于3，则显示为“通过”。

其余的则显示为“否决”。

方案二：将七人的通过、否决票数用移位寄存器进行寄存，弃权的票数用另一组移位寄存器进行寄存，然后用CLK脉冲信号使其移位寄存器进行右移，用T触发器构成的同步二进制加法计数器进行累加，如果弃权的票数大于等于3，则输出为“再议”。

如果弃权的票数小于3且通过的票数大于3，则显示为“通过”。

其余的则显示为“否决”。

方案对比：方案一用的数据选择器比较多而且反应速度较慢，方案二用器件较少，比较好一些。

方案二：电路的总体结构 1、电路的总体原理框图图1 总体电路原理框图2、工作原理工作原理如图：投票按键部分每人有三个按键，总共21个按键，投票时按下相应的键就可以将相应的信号送入输入转换部分，输入转换部分主要由移位寄存器组成，它的作用是将投票时并行输入的数据串行输出，在控制电路的作用下，数据在这里逐个输出进入票数统计部分，这部分主要是由三个JK 触发器组成的三位二进制计数器。

第三章数字电路与数字系统设计实验实验一七人表决器一、实验目的1 ．初步了解VHDL语言。

2 ．学会用行为描述方式来设计电路。

二、实验原理用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为“0”时，表示表决者“不赞同”。

输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。

当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。

七人表决器设计方案很多，比如用多个全加器采用组合电路实现。

用VHDL语言设计七人表决器时，也有多种选择。

常见的VHDL语言描述方式有行为描述、寄存器传输（RTL）描述、结构描述以及这几种描述在一起的混合描述。

我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。

采用行为描述时，可用一变量来表示选举通过的总人数。

当选举人大于或等于4时为通过，绿灯亮；反之不通过时，黄灯亮。

描述时，只须检查每一个输入的状态（通过为“1”不通过为“0”）并将这些状态值相加，判断状态值和即可选择输出。

三、实验内容1．用VHDL语言设计上述电路。

2．下载并验证结果。

四、设计提示１．初次接触VHDL语言应注意语言程序的基本结构，数据类型及运算操作符。

２．了解变量和信号的区别。

３．了解进程内部顺序执行语句及进程外部并行执行语句的区别。

五、实验报告要求１．写出七人表决器的VHDL语言设计源程序。

2．书写实验报告时要结构合理，层次分明，在分析叙述时注意语言的流畅。

实验二格雷码变换电路一、实验目的１．用组合电路设计4位格雷码/二进制变换电路。

２．了解进程内部CASE语句的使用及用VHDL语言设计门级电路的方法。

二、实验原理用VHDL语言描述4位格雷码/二进制码变换电路有两种设计方法，即方程输入、状态选择方程。

1）方程输入法4位格雷码/二进制码的转换表如下表所示。

由此转换表（真值表）可以求得每个输出方程为：B3=G3；B2=!G3G2+G3!G2;B1=!G3!G2G1+!G3G2!G1+G3!G2!G1;B0=!G3!G2!G1G0+!G3!G2G1!G0+!G3G2G1G0+!G3G2!G1!G0+G3G2!G1G0+G3G2G1!G0+G3!G2G1G0+G3!G2!G1!G0;考虑实验时观察方便，每个输出均受一个EN信号控制；EN=0时，4个输出为0；EN=1时，4个输出由上式决定。

11.七段共阴极LED 数码管一、设计要求：设计一个能驱动七段共阴极LED 数码管的译码电路，要求：(1)输入变量A 、B 、C 来自计数器，按顺序000～111计数。

当ABC=000时，数码管全灭；以后要求依次显示H 、O 、P 、E 、F 、U 、L 七个字母。

(2)输入变量A 、B 、C 来自计数器，按顺序000～111计数。

当ABC=000时，数码管全灭；以后要求依次显示1、0、0、8、1、0、4。

二、设计方案：1. 设计原理及设计方案选择 (1)总体思路数码管由a 、b 、c 、d 、e 、f 、g 七段组成，分别通过七个74LS138进行控制。

根据设计所需实现功能列出真值表，并根据真值表列出各段逻辑表达式，实现对数码管的控制。

代码输入端通过三个74LS112进行控制，即用异步二进制加法计数器输入由“000”依次变换到“111”的信号。

(2)芯片74LS138 ①管脚图及真值表②功能说明代码输入端——A 、B 、C 译码输入端——70~Y Y使能输入端——1G 、A G 2、B G 2二进制3线-8线译码器74LS138有三个输入端，八个输出端，其输入是二进制代码，对应于每一种输入代码，只有其中一个输出端为有效电平，其余输出端为非有效电平。

A 、B 、C 由“000”依次变化到“111”，对应输出值70~Y Y 依次输出低电平。

(3)芯片74LS112 ①管脚图②功能说明74LS112为双J-K 触发器，为集成异步二进制加法计数器，可以实现由“000”依次变换到“111”的功能。

CLK1，CLK2——时钟输入端(下降沿有效) J1，J2，K1，K2——数据输入端 Q1，Q2，/Q1，/Q2——输出端CLR1，CLR2——直接复位端(低电平有效) PR1，PR2——直接置位端(低电平有效) (4)设计方案①根据功能要求分析所需实现功能并列出真值表 a.输出hopeful 字母 A B C a b c d e f g 空 0 0 0 0 0 0 0 0 0 0 H 0 0 1 0 1 1 0 1 1 1 O 0 1 0 1 1 1 1 1 1 0 P 0 1 1 1 1 0 0 1 1 1 E 1 0 0 1 0 0 1 1 1 1 F 1 0 1 1 0 0 0 1 1 1 U 1 1 0 0 1 1 1 1 1 0 L 111111b.输出1008104 数字 A B C a b c d e f g 空 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 1 0 0 0 0 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 8 1 0 0 1 1 1 1 1 1 1 1 1 0 1 0 1 1 0 0 0 0 0 1 1 0 1 1 1 1 1 1 0 41111111②根据真值表列出各个控制端的逻辑表达式 a.输出hopeful5432Y Y Y Y Y a ∙∙∙= 6321Y Y Y Y Y b ∙∙∙= 621Y Y Y Y c ∙∙= 7642Y Y Y Y Y d ∙∙∙= 0Y Y Y f e == 5431Y Y Y Y Y g ∙∙∙=b.输出10081046432Y Y Y Y Y a ∙∙∙= 0Y Y Y c b == 6432Y Y Y Y Y d ∙∙∙= 6432Y Y Y Y Y e ∙∙∙= 510Y Y Y Y f ∙∙= 74Y Y Y g ∙=③信号输入端A 、B 、C 通过集成异步计数器即三个74LS112芯片提供信号，由“000”依次变换到“111”， 三个J-K 触发器的输出端Q 分别为A 、B 、C 提供信号。

一、实验目的1、掌握VHDL设计流程2、熟悉应用型电路设计方法二、实验内容设计七人表决器电路，系统有七个输入，每个输入端输入‘1’为通过，‘0’为不通过，七个输入中通过者超过半数输出为‘1’。

三、实验设备1、硬件：PC机一台2、软件：Maxplus2环境四、实验设计程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DFF1 ISPORT (A1,A2,A3,A4,A5,A6,A7:IN STD_LOGIC;Y:OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 ISBEGINPROCESS(A1,A2,A3,A4,A5,A6,A7)VARIABLE SUM:INTEGER RANGE 0 TO 7;BEGINSUM:=0;IF A1='1'THEN SUM:=SUM+1;END IF;IF A2='1'THEN SUM:=SUM+1;END IF;IF A3='1'THEN SUM:=SUM+1;END IF;IF A4='1'THEN SUM:=SUM+1;END IF;IF A5='1'THEN SUM:=SUM+1;END IF;IF A6='1'THEN SUM:=SUM+1;END IF;IF A7='1'THEN SUM:=SUM+1;END IF;IF SUM>3 THEN Y<='1';ELSE Y<='0';END IF;END PROCESS;END;实验思路分析：在实体H_7中定义端口A1,A2,A3,A4,A5,A6,A7 和GAIN，其中A1,A2,A3,A4,A5,A6,A7为七位标准逻辑向量，用于表示七个人，GAIN为标准逻辑输出。

分类设计制作调试功能实现报告成绩总成绩：一、设计任务七人表决器的设计二、设计条件本设计基于学校实验室：EEL—69模拟、数字电子技术实验箱一台集成运算放大器实验插板一块直流稳压电源一台双踪示波器一台数字万用表一块主要元器件同步加法计数器74LS161、74LS151、导线等三、设计要求①有七人参与表决，显示赞同者个数。

②当赞同者达到及超过4人时，绿灯显示表示通过。

四、设计内容1.电路原理图与仿真分析2.计算74LS161功能表：74LS151功能表：按下14次J2，U3和U5输出高电平的次数等于开关J1按下的数量，且每两个高电平之间必有低电平输出，构成脉冲被U2接收，数码管显示赞同人数，赞同人数大于4时，Q2=1，绿灯亮。

3.元器件清单元器件类型元器件代号芯片型号开关J1/开关J2/同步加法计数器U174LS161同步加法计数器U274LS1618选1数据选择器U374LS1518选1数据选择器U574LS151与非门U6A74LS00与非门U6B74LS00绿灯X1/七段数码管（带译码芯片）U474LS473、调试流程首先查阅了74LS151和74LS161的详细资料，设计电路，用Multisim画出电路原理图，进行仿真，对比仿真结果与预期结果，修改电路图。

4、设计和使用说明七个人对应七个开关，当七人表决结束后，按下14次开关，数码管将显示赞同人数，若赞同人数大于4人则绿灯亮。

五、设计总结在Multisim上仿真时完全正确，但在实际操作过程中发现按下14次开关后并没有得到想要的结果，改接1Hz脉冲，等待14秒后观察，可得到理想结果。

六、设计参考资料[1] 杨世彦. 电工学(中册)电子技术. 机械工业出版社. 2008.。

一.方案设计1.设计题目：七人表决器。

2.实训要求利用AT89S51单片机设计并制作会议表决计票器电路。

具体要求如下：1、可供57个人进行表决，每个人有一个“同意”和一个“反对”按键，表决时两个键先按下的一个有效，若再按另一个键将清楚前一次按键的效能；每次表决每个按键只能是第一次按的有效，多按的次数无效，除非前一次按键的效能已被清楚或没有生效。

2、会议主持人可利用按键控制表决开始和结束；开始表决后，点亮黄色指示灯，表示可以进行表决，同时清楚原来的表决结果；结束表决后显示表决结果；“同意”多于“反对”点亮绿色指示灯，反之点亮红色指示灯。

3、在实现上述功能的基础上增加“同意”数和“反对”数的显示。

二．硬件电路设计和原理。

1.硬件设计思路：设计题目为5—7人表决器，题目选为七人表决器，七个按键表示同意，七个按键表示反对，各按键与单片机的输入端口相连，因此可选用单片机的四个I/O口，因为在单片机内部P1和P2都有上啦电阻，而P0没有上啦电阻，要在外部加上一个上拉电阻，为了简化电路，把P1和P2口选为按键同意和反对的输入端，因为表决考试和结束要利用主持人按键来控制，我采用外部中断0和外部中断一来控制其开始和结束；设计要求中需要四张灯，分别为2个红灯，一个黄灯，一个绿灯，其中三个灯用于输出显示，可用单片机的I/O口，另外一个红灯作为电源灯来显示，判断是否通电，因为P1口和P2口用做按键的同意和反对，把P2剩余的I/O口与三个灯连接，分别连接在P2.3,P2.4,P2.5口，因为P0口是低电平有效所以我的P0口与LED现实器相连用于显示反对与同意的人数的多少，采用动态显示的方式，为了保证两个显示器不再相同时间显示相同的数字，所以LED显示器的公共端受另外一组信号的控制，采用延时的方式让它们分别显示出来。

2.元件参数确定：设计中需要四盏灯，分别为两个红灯，一个绿灯，一个黄灯，P0口的输出端输出高电平一般为5伏左右，最大电流为五毫安，因此必须加上限流电阻，我选用的是470欧的电阻，然后将单片机的最小系统加入此次的电路中。

广东工业大学课程设计任务书一、课程设计的内容1. 系统功能分析；2. 实现系统功能的方案设计；3. 编写各功能模块VHDL语言程序；4. 对各功能模块进行编译、综合、仿真和验证；5. 顶层文件设计；6. 整个系统进行编译、综合、仿真和验证；二、课程设计的要求与数据1. 按所布置的题目要求，每一位学生独立完成全过程；2. 分模块层次化设计；3. 各功能模块的底层文件必须用VHDL语言设计，顶层文件可用VHDL语言设计，也可以用原理图设计。

三、课程设计应完成的工作1. 所要求设计内容的全部工作；2. 按设计指导书要求提交一份报告书；3. 提交电子版的设计全部内容：工程目录文件夹中的全部内容，报告书四、课程设计进程安排五、应收集的资料及主要参考文献1. 陈先朝，硬件描述语言与EDA技术实践指导书，2011年11月2. 曹昕燕等编著，EDA技术实验与课程设计，清华大学出版社，2006年5月3. 刘欲晓等编著，EDA技术与VHDL电路开发应用实践，电子工业出版社，2009年4月4. 刘昌华等编著，数字逻辑EDA设计与实践：MAX+plusⅡ与QuartusⅡ双剑合璧，国防工业出版社，2009年5. 刘江海主编，EDA技术课程设计，华中科技大学出版社，2009年1月发出任务书日期： 2011年12月 5日指导教师签名：计划完成日期： 2011年12月 9日基层教学单位责任人签章：主管院长签章：七人表决器设计一、设计目的1.熟悉Quartus II软件的使用。

2.熟悉七人表决器的工作原理3.熟悉EDA开发的基本流程。

二、设计要求表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。

七人表决器由七个人来投票，当同意的票数大于或者等于4人时，则认为同意；反之，当否决的票数大于或者等于4人时，则认为不同意。

实验中用7个拨挡开关来表示七个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。

北方民族大学课设报告院系电气信息工程学院姓名张海强学号 2017xxxx专业电子信息工程班级 2017级（1）班同组人员课程名称 EDA技术基础题目名称七人表决器起止时间成绩指导教师教师评语：北方民族大学教务处制1.设计任务要求：七人表决器的设计内容主要是，用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为“0”时，表示表决者“不赞同”。

输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。

当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。

实验要求：1）用VHDL语言进行上述电路设计。

2）仿真验证设计结果。

2.设计原理说明：七人表决器的设计方法很多，比如用多个全加器采用组合电路实现。

用VHDL语言设计七人表决器时，也有多种选择。

常见的VHDL语言描述方式有行为描述，寄存器传输（RTL）描述、结构描述以及这几种描述在一起的混合描述。

我们可以用结构描述的方式用多个全加器来实现电路，也可以进行行为描述。

采用行为描述时，可用一变量来表示选举通过的总人数。

当选举人大于或等于4时为通过，绿灯亮；反之不通过时，黄灯亮。

描述时，只须检查每一个输入的状态（通过为“1”不通过为“0”）并将这些状态值相加，判断状态值和即可选择输出。

这里我们采用的是VHDL行为描述，行为描述简单明了，思路清晰。

3.设计方法阐述：1）实验题目分析：通过分析题目可以发现，不论用何种方法进行设计，最终的结果是有七个输入端用来表示个人的投票观点，加上七个直接的输出端接到LED灯上，显示个人的投票观点。

开始时灯为全灭，如果个人表示同意，那么与个人相对应的LED灯亮，还有两个输出端接到绿色和黄色的LED灯上，若最终表决器的输出结果是通过，那么绿色的LED灯亮，否则在黄色LED灯亮。

上述为实验的基本功能，为了更加容易分析，可以在增加投票计数等程序，同时为了计数器功能上的实用性可以加入数码管显示电路，显示票数等信息。