CMOS异步十进制可逆计数器的优化设计

计数器的设计实验报告篇一：计数器实验报告实验4 计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。

根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。

根据计数的增减趋势，又分为加法、减法和可逆计数器。

还有可预置数和可编程序功能计数器等等。

目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。

使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

1、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。

图5－9－1 CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3 —计数器输入端Q0、Q1、Q2、Q3 —数据输出端CR—清除端CC40192的功能如表5－9－1，说明如下：表5－9－1当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。

当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。

当CR为低电平，LD为高电平时，执行计数功能。

执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。

执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。

加法计数表5－9－减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。

异步计数器与同步计数器的设计与分析比较在数字电路设计中，计数器是一种常见的组合逻辑电路，用于计数或记录事件的次数。

计数器可以分为异步计数器和同步计数器两种类型。

本文将对异步计数器和同步计数器的设计与分析进行比较。

一、异步计数器的设计与分析异步计数器是一种简单的计数器，其状态变化不受外部时钟信号控制，每个触发器都根据其前置触发器的状态来切换。

异步计数器的设计方式可以采用JK触发器、T触发器或D触发器等，其特点如下：1. 设计简单：异步计数器的设计简单直接，逻辑门的数量较少，电路规模相对较小。

2. 状态转换不规律：由于异步计数器的状态变化不受时钟信号的控制，因此状态转换顺序不规律。

这可能导致状态错乱、冗余计数或错过计数等问题。

3. 稳定性差：由于没有统一的时钟信号，异步计数器的输出波形容易受到干扰，稳定性差。

二、同步计数器的设计与分析同步计数器是一种基于外部时钟信号的计数器，所有触发器在时钟信号边沿同时进行状态更新。

同步计数器的设计方式通常采用D触发器或JK触发器，其特点如下：1. 规律的状态转换：同步计数器的状态转换是基于外部时钟信号的边沿进行的，因此状态转换规律，可以保证计数的准确性。

2. 稳定性好：同步计数器使用统一的时钟信号，对干扰的抵抗能力较强，输出波形稳定。

3. 电路复杂度高：同步计数器的设计相对复杂，逻辑门数量较多，电路规模较大。

三、异步计数器与同步计数器的比较分析1. 设计复杂度：异步计数器由于不需要外部时钟信号，设计相对简单，逻辑门数量少；而同步计数器则需要考虑时钟信号的同步，设计复杂度较高。

2. 计数精度：异步计数器由于状态转换不规律，可能存在计数的错误或冗余，计数精度较低；而同步计数器采用统一的时钟信号，计数精度较高。

3. 电路稳定性：异步计数器受干扰的影响较大，容易出现输出波形不稳定的情况；而同步计数器使用外部时钟信号同步，抗干扰能力较强，输出波形稳定。

总结：异步计数器设计简单，适用于不追求计数精度和稳定性的场合，例如简单的事件计数或非关键应用中；而同步计数器设计复杂，但计数精度高，稳定性好，适用于对计数精度要求较高的应用场景，例如数字频率计或定时器等应用中。

计算机组成原理课程设计报告专业计算机科学与技术班级 0901学号 2009115010121姓名汪敏指导教师杨维均时间 2011.12湖北师范学院计算机科学与技术学院两位十进制加法计数器一、实验目的与要求1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验题目设计一个0～99计数显示电路，具有加减、清零、预置数功能。

三．实验器材2个数码管，2个74KS248,2个74LS192（1）,1个74LS00()，一个面包板,及若干电阻和电线。

四．实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。

根据计数制的不同，分为二进制计数器，十进制计数器和任意制计数器。

根据计数的增减趋势，又分为加法、减法和可逆计数器。

还有可预置数和可编程序功能计数器等等。

目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。

使用者只要借助于器件手册的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

1、计数器的级联使用一个十进制计数器只能表示0~9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。

同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。

图3是由CC4019利用进位输出CO控制高一位的CP U端构成的加计数级联图。

图3 CC40192级联电路2、实现任意进制计数（1）用反馈清零法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M<N，用反馈清零法使计数器计数到M时置“0”，即获得M进制计数器。

如图4所示为一个由CC40192十进制计数器接成的十进制计数器。

3.下面为192的引脚图：图中LD——异步置数端，CP U----加计数端，CP D——减计数端，CO——非同步进位输出端，BO——非同步借位输出，A、B、C、D——计数器输入端，Q A、Q B、Q C、Q D——数据输出端，R D——异步清零端。

湖北师范学院文理学院信息工程系2010级电子信息工程专业综合课程设计（一）文理学院综合课程设计（一）Integrated Curriculum Design（1）两位同步十进制可逆计数器的设计1 设计目的（1）熟悉各种触发器的使用及时序逻辑电路的设计方法；（2）掌握中规模集成十进制可逆计数器74LS192的逻辑功能和使用方法；（3）了解计数器的功能扩展及显示器的应用和它们的运行过程中是如何实现相关功能的。

2 设计思路第一步：将两片74LS192进行级联，用“反馈清零法”设计一个两位十进制加法计数器，反馈清零信号取自输出端Q0 ~Q3 ；第二步：将两片74LS192进行级联，用“反馈置数法”设计一个两位十进制减法计数器，反馈置数信号取自计数器最高位的借位端TCD；第三步：将上述加、减计数器电路结合起来，即初步构成一个加/减两位十进制可逆计数器。

余下的问题就是在加/减可逆计数条件下，如何切换计数器最低位的计数脉冲输入端CPD、CPU的信号。

经过分析，这一功能通过单刀双掷开关即可实现。

整个可逆计数器电路（不包括数字显示部分）的设计框图如下图图1（可逆计数器设计框图）3 设计过程整个设计可分为三个部分，具体如下：第一部分：提供持续的脉冲信号；第二部分：计数单元的设计；第三部分：用两个74LS192组成两位十进制可逆计数器。

其中第二部分由74LS192双十钟方式的可逆计数器组成，其引脚图如下图2所示，功能表如下表1所示：图2（74LS192的引脚图）表1（74LS192的功能表）第三部分的设计框图如下图3所示：图3（两个74LS192组成十进制可逆计数器）低位计数器的CPU 端与计数脉冲输入端相连，进位输出端与高一位计数器的CPU 端相连3.1方案论证通过仿真软件进行实际验证，改变脉冲信号进行计数，通过开关控制，看是否能实现相关功能，论证方案：将线路处于工作状态，调节开关置零，然后进行置数，将输入端置为0111，拨动开关使电路进行加计数，当加到99时自动置零，然后将开关调置另一边进行减计数。

安康学院HDL数字系统课程设计报告书课题名称：可逆计数器设计姓名：学号：2009222407院系：电子与信息工程系专业：电子信息工程指导教师：时间：2011-12-19课程设计项目成绩评定表设计项目成绩评定表课程设计报告书目录设计报告书目录一、设计目的 (1)二、设计思路 (1)三、设计过程 (1)3.1、系统方案论证 (1)3.2、模块电路设计 (2)四、系统调试与结果 (5)五、主要元器件与设备 (5)六、课程设计体会与建议 (5)6.1、设计体会 (5)6.2、设计建议 (6)七、参考文献 (6)一、设计目的1、熟悉modelsim的基本操作和功能。

2、掌握modelsim实现仿真的流程。

3、掌握可逆计数器的设计思路。

4、了解可逆计数器的组成及工作原理。

5、熟悉可逆计数器的设计和制作。

二、设计思路1、设计抢答器电路。

2、设计可预置时间的定时电路。

3、设计报警电路。

4、设计时序控制电路。

三、设计过程3.1、系统方案论证数字抢答器总体方框图如图1所示。

图 1 数字抢答器框图其工作原理为：接通电源后，主持人将开关拨到“清除”状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置于“开始”状态，宣布“开始”抢答器工作。

定时器倒计时，扬声器给出声响提示。

选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。

当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。

如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。

3.2、模块电路设计抢答器电路如图2所示。

图2 数字抢答器电路该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是禁止其他选手按键操作无效。

工作过程：开关S 置于“清除”端时，RS 触发器的R 端均为０，4个触发器输出置０，使74LS148的ST ＝０，使之处于工作状态。

当开关S 置于“开始”时，抢答器处于等待工作状态，当有选手将键按下时（如按下S5），74LS148的输出,010012=Y Y Y ,0=EX Y 经RS 锁存后，1Q=1，BI =1，74LS48处于工作状态，4Q3Q2Q=101，经译码显示为“5”。

《基于FPGA的现代数字系统设计》实验名称：十进制计数器设计与仿真姓名：学号：班级：指导老师：2013年3月11日实验目的：（1）熟悉和掌握ISE Foudation 软件的使用（2）掌握基本原理图进行FPGA设计开发的全流程（3）理解和掌握“自底向下”的层次化设计方法（4）温习数字电路设计的基础知识实验要求：（1）使用原理图库中的门电路元件设计七段显示译码电路，以及十进制加法计数器。

（2）要求LED定位显示。

（3）完成LED七段码波形的仿真分析。

（4）在目标板按要求显示译码结果。

实验原理：本次试验将完成的设计是一个具有数显输出的十进制计数器。

示意图如2.1所示。

图2.1七段数码管属于数码管的一种，是由7段二极管组成。

按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。

本实验使用共阴数码管。

它是指将一切发光二极管的阴极接到一同构成公共阴极(COM)的数码管。

共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平相应字段就点亮，当某一字段的阳极为低电平相应字段就不亮。

显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。

最小项译码器输出能产生输入变量的所有最小项，而任何一个组合逻辑函数都可以变换为最小项之和的标准形式，故采用译码器和门电路可实现任何单输出或多输出的组合逻辑函数。

当译码器输出低电平有效时，一般选用与非门；当译码器输出高电平有效时，一般选用或门。

本实验可以采用ISE软件自带的“Decoder”库中的4线-16线译码器D4_16E （带使能端，输出高电平有效）和“Logic”库中的16输入或门OR16。

本次试验将完成的设计是一个具有数显输出的十进制计数器。

实验步骤：1.完成七段数码管的绘制，按照正常操作新建工程，添加新原理图文件。

（1）画出七段数码管A段的原理图，如图1所示，根据书上的七段数码管的真值表完成D$_16E与16位或门的连线，其中0的地方连地，1的地方连上D4_16E 芯片。

EDA实验二　含异步清零和同步使能的十进制加减法计数器一、实验目的1．了解加减计数器的工作原理。

2．进一步熟悉QUARTUSII 软件的使用方法和VHDL 输入。

3．熟悉仿真时序设定。

二、实验设备1．PC机 一台；四、实验内容完成一个0~99计数器，有四个输入信号：复位reset、使能enable、时钟clk和加减选择sel，三路输出信号：计数值、进位和借位信号。

要求每来一个时钟信号，加或减1（sel=‘0’时执行加，sel=‘1’时执行减）；计数值为99时再加1，输出进位信号，并且计数值归零；计数值为0时再减1，输出借位信号，并且计数值变成99（即0~99循环计数）；复位信号reset有效时（低电平有效）计数值清0，使能信号enable有效时（高电平有效）计数器才进行工作，否则不进行累加或累减。

五、实验步骤1．打开QUARTUSII 软件，新建一个VHDL文件。

2．输入程序代码，点击保存时，系统会提示建立一个新的工程（Project），按照QUARTUSII的提示建立好工程；3．按照实验原理和自己的想法，在VHDL 编辑窗口调整完成VHDL 程序；4．对自己编写的VHDL 程序进行编译，对程序的错误进行修改；5．进行仿真，附录：电路实体定义可参照如下：ENTITY counter ISPORT( clk, reset, enable ,sel : IN STD_LOGIC; --定义时钟、异步复位、同步使能、选择信号cq : OUT STD_LOGIC_VECTOR(6 downto 0); --计数值c1out : OUT STD_LOGIC; --进位信号c2out : OUT STD_LOGIC --借位信号);END counter;VHDL程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT( clk, reset, enable ,sel : IN STD_LOGIC; --定义时钟、异步复位、同步使能、选择信号cq : OUT STD_LOGIC_VECTOR(6 downto 0); --计数值c1out : OUT STD_LOGIC; --进位信号c2out : OUT STD_LOGIC --借位信号);END counter;ARCHITECTURE counter99 OF counter ISBEGINPROCESS(clk, reset, enable ,sel)VARIABLE cot :STD_LOGIC_VECTOR(6 downto 0);BEGINIF reset='0' THEN cot:=(OTHERS=>'0');ELSIF clk'EVENT AND clk ='1' THENIF enable='1' THENIF sel='0' THEN c2out<='0';IF cot<99 THEN cot:=cot+1;c1out<='0';ELSE cot:=(OTHERS=>'0');c1out<='1';END IF;ELSIF sel='1' THEN c1out<='0';IF cot>0 THEN cot:=cot-1;c2out<='0';ELSE cot:="1100011";c2out<='1';END IF;END IF;END IF;END IF;cq<=cot;END PROCESS; END counter99;仿真结果如下：。

总结任意进制计数器的设计方法一、引言计数器是数字电路中常见的组合逻辑电路，其作用是在一定范围内对输入的信号进行计数。

而进制计数器则是在特定进制下进行计数的计数器，如二进制计数器、十进制计数器等。

本文将总结任意进制计数器的设计方法。

二、基本概念1. 进位：当某一位达到最大值时，需要向高位进位。

2. 借位：当某一位减法结果为负时，需要向高位借位。

3. 余数：在除法中，被除数除以除数所得到的余数即为该数字的个位数字。

4. 商：在除法中，被除数除以除数所得到的商即为该数字的十位以及更高位数字。

三、二进制计数器设计方法1. 同步二进制计数器同步二进制计数器又称为并行加法器或者锁存式加法器。

其实现原理是将多个全加器连接起来，并且每一个全加器都接收同样的时钟信号。

当时钟信号发生变化时，所有全加器同时进行运算。

2. 异步二进制计数器异步二进制计算机又称为Ripple Counters或者Clock-Triggered Flip-Flops。

其实现原理是通过多个D触发器连接起来，每个D触发器都接收上一个触发器的输出信号。

当时钟信号发生变化时，第一个D触发器会先被触发，然后它的输出信号会传递到下一个D触发器中。

四、十进制计数器设计方法1. 二进制编码计数器二进制编码计数器是一种使用二进制代码表示数字的计数器。

其实现原理是通过将BCD码转换成二进制来实现计数。

2. BCD码计数器BCD码计数器是一种使用BCD码表示数字的计数器。

其实现原理是通过多个BCD加法器连接起来，每个加法器都接收同样的时钟信号。

当时钟信号发生变化时，所有加法器同时进行运算。

五、任意进制计数器设计方法1. 基于同步电路设计方法任意进制计算机可以通过同步电路来实现。

其实现原理是将多个全加器连接起来，并且每一个全加器都接收同样的时钟信号。

当时钟信号发生变化时，所有全加器同时进行运算。

2. 基于异步电路设计方法任意进制计算机也可以通过异步电路来实现。

其实现原理是通过多个D触发器连接起来，每个D触发器都接收上一个触发器的输出信号。

4 异步十进制计数器电路1 概述1.1 8421 码十进制减法计数器规则1.2 状态方程为⎪⎪⎩⎪⎪⎨⎧∙∙+∙=∙∙+=∙∙+∙=∙∙+=++++0001n 0111231n 12221n 2333121n 3CP ]Q 1Q 1[Q CP ]Q 1Q )Q Q [(Q CP ]Q 1Q 1[(Q CP ]Q 1Q )Q Q [(Q 1.3驱动方程⎪⎪⎩⎪⎪⎨⎧========1K J 1K )Q Q (J 1K J 1K Q Q J 0022312231232 电路图2.1仿真元件信息2.2建立逻辑电路1）建立文件夹，名为“4 异步十进制计数器”2）打开proteus，保存文件3）添加元件“74S113、7400、AND、AND_4”，4）绘制电路图，如图所示更改元件的名字或去掉元件名称可以解决）。

3 电路图的数字仿真图1）对电路放置驱动信号，本文选择脉冲。

点击，再点击如图鼠标变为铅笔形状，放置到电路图中，如图所示更改脉冲信号的属性值，如图所示2)在输出端加入探针。

方法：点击，放到输出端Q0\Q1\Q2\Q3\B处点击鼠标左键即可添加。

如图所示3)放置数字信号分析器。

方法：点击，再选择DIGITAL，如图所示通过左键拖放，放置数字波形分析仪器。

如图所示4）添加变量探针，方法，点击右键，出现如图所示的对话框，选择添加图线出现下列对话框，依次选择CP\Q0\Q1\Q2\Q3\B，添加后如图所示5）仿真曲线。

方法，点击右键6）最后结果修改数字分析仪器的属性，点击右键更改如下图所示的对话框属性重新进行仿真，出现如下结果。

仿真完成。

10位计数器的设计原理
10位计数器是一种数字电路，可以用来计数从0到9的十个数字。

它通过使用10个触发器和适当的逻辑门电路来实现。

设计原理如下：
1. 使用10个D触发器，每个触发器有一个输入端D和一个时钟端CLK。

触发器的输出端连在下一个触发器的D输入端上，形成级联结构。

第一个触发器的D输入端连接到一个时钟信号，作为计数器的时钟输入。

2. 设置一个异步清零信号，并连接到所有触发器的清零输入端。

该信号用于将计数器重置为0。

3. 为了实现加法运算，还需要为每个触发器设计逻辑电路，将其输出与当前计数值相加。

这样，当每个触发器的输出从1变为0时，下一个触发器将加1。

4. 设计一个比较器电路，将计数器的输出与9进行比较。

当计数器的输出等于9时，比较器输出一个高电平信号，用于停止计数。

通过以上设计原理，可以实现一个十位计数器。

当时钟信号输入时，计数器开始计数，每次加1，直到计数器达到9，然后停止计数。

可以通过异步清零信号将计数器重置为0，从而重新开始计数。

实验十九、十进制计数器CD4017逻辑功能测试一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及其测试方法3、掌握CD4017计数器的逻辑功能及使用方法二、实验预习要求1、复习有关计数器部分内容2、拟出各实验内容所需的测试记录表格3、查手册，给出并熟悉实验所用各集成的引脚排列及逻辑功能。

三、实验设备与器件1、+5V直流电源2、双踪示波器3、连续脉冲源4、单次脉冲源5、逻辑电平开关6、逻辑电平显示器7、译码显示器8、CD4017B四、实验原理1、计数器是一个用以实现计数功能的时序部件，它不仅可用来计数脉冲数，还常用作数字系统定时、分频和执行数字运算以及其他特定的逻辑功能。

计数器种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。

根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。

根据计数的增减趋势，又分为加法、减法和可逆计数器。

还有可预置数和可编程序功能计数器等。

目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。

2、中规模十进制计数器CD4017B有清除和置数等功能，其引脚排列及逻辑符号如CD4017：十进制计数器/脉冲分配器CD4017 是5 位Johnson 计数器，具有10 个译码输出端，CP、CR、INH 输入端。

时钟输入端的斯密特触发器具有脉冲整形功能，对输入时钟脉冲上升和下降时间无限制。

INH 为低电平时，计Q1-Q9(Pin3，2，4，7，10，1，5，6，9，11)，为解码后的时进制输出接脚，被计数到的值，其输出为Hi，其余为Lo 电位。

b、CARRY OUT 数器在时钟上升沿计数；反之，计数功能无效。

CR 为高电平时，计数器清零。

CD4017有16支脚，除电源脚VDD及VSS为电源接脚，输入电压范围为3–15V之外，其余接脚为：A、频率输入脚：CLOCK(Pin14)，为频率信号的输入脚。

异步加法计数器的设计【问题重述】试用十进制异步加法计数器74LS90和二4输入与门（74LS21）构成百以内任意进制计数器，并采用LED数码管显示。

用555定时器设计多谐振荡电路，为异步加法计数器74LS90提供时钟输入信号。

【设计思路】本设计选择45进制计数器进行设计。

用两片十进制异步加法计数器74LS90和二4输入与门74LS21构成一个45进制加法计数器。

用555定时器设计多谐振荡电路，为加法计数器74LS90提供时钟输入信号并且用LED数码管显示结果。

要构成45进制的计数器，需将两片计数器联级，低位每计十个数向高位进一，直到计为45（不稳定状态,实际是从0计数到44，即为45进制计数器），利用与门控制清零端清零，从0000开始计时。

【基本元件】1.74LS90(两片)2.74LS21（一片）3.555定时器4.电阻（510K两个）5.电容（105、103各一个）。

【设计方案】74LS90联级构成异步加法计数器74LS90为异步十进制加法计数器，将两片74LS90进行级联，前一片作为低位（个位）计数，后一片为高位进位（十位）计数。

将低位计数器的接到高位计数器的时钟端，作为高位进位使用。

当低位计数器计满后，低位计数清零，此时高位计数器得到时钟信号开始计数。

要设计45进制计数器，高位计数器的进制需要从10进制改为4进制。

计数器异步清零，N=10，M=4，M代表二进制码为0100。

四进制计数器的异步清零信号的逻辑函数式为：当计数为45时，低位0101和高位0100共同控制清零端，清零信号高电平有效，计数器的输出端经与门（74LS21）连接到清零端。

回到0000，重新计数。

555定时器提供时钟信号用555定时器构成的多谐振荡器如图所示。

555定时器可以方便的接成施密特触发器，在其基础上再改接成多谐振荡器。

o u可输出触发脉冲信号。

用555构成的多谐振荡器【设计电路】【连接电路】实际连接过程中注意事项：1. 试验箱“总电源”与“控制电源”要连接起来。