基才FPGA的DDSIP核设计

基于FPGA的DDS设计初始频率设置为7.3682307MHz，系统频率为100MHz，根据DDS输出频率公式能计算出相位累加字：其中f为DDS输出频率；fclk为DDS系统频率；N为相位累加器的位数；DATA为相位累加器的累加值。

要得到7.3682307MHz的输出频率，相位累加值DATA=（100101101110011010111111110101101101111011100）2FPGA采用Xilinx Spartan3E XC3S500E，IP核+VerilogHDL+Sch编程。

下图为整个FPGA的原理框图：DCM_100MHz其中DCM_100MHz用了Spartan3E里面的DCM(时钟管理单元)，由于输入的时钟为有正负的正弦波（100MHz 幅值5V 峰峰10V的正弦信号），所以经过DCM后，能得到一个很好的方波。

输出100MHz给DA作为DA的时钟，其中还经过一个BUFG，目的是使ROM的正弦数据输出稳定后，时钟才到来，DA才能读入数字值，这可以参考AD9744的Datasheet其中ts至少为2.0ns，如果少于2.0ns或时钟和DA数据同时甚至提前到达的话，DA 输出的模拟值会出错。

所以要加一个BUFG，但BUFG延时不太确定，.....(方面的我还不懂L)MCU_FPGA51单片机通过串口接受PC机给出的DATA(相位累加值)，再通过与FPGA的通信，告诉FPGA相位累加模块（Accumulator）累加值。

MCU_FPGA所做的工作是把收到的数据出入模块内的ROM里，使得改变模块里的ROM地址，就能改变输出的累加值。

FPGA_MCU通信的时序为：DIN：48位累加值串行输入CLK_WR：输入写信号时钟，DIN的数据稳定后，CLK_WR上升沿写入FPGA内部的寄存器，寄存器的数据移位。

DIN_PRO：写保护，DIN_PRO=0时，模块内ROM的输出随地址变化而变化；DIN_PRO=1，模块内ROM的输出锁存，输出保持DIN_PRO=0时ROM地址所对应的ROM 值。

基才FPGA的DDSIP核设计石建平【摘要】以Ahera公司的QuartusⅡ7．2作为开发工具，研究了基于FPGA的DDSIP核设计，并给出基于SignalTapⅡ嵌入式逻辑分析仪的仿真测试结果。

将设计的DDSIP核封装成为SOPC Builder自定义的组件．结合32位嵌入式CPU 软核NiosⅡ，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。

该系统基本功能都在FPGA芯片内完成，利用SOPC技术，在一片FPGA芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。

%The method of developing DDS IP core based on FPGA is studied in this paper making use of development tools Quartus Ⅱ 7.2 of Altera company, the simulation result is also given. Taking Nios Ⅱ soft-core as a CPU and combining a DDS IP core that is encapsulated in SOPC Builder component, a system on programmable chip （SOPC） is built to realize a signal generator. Most of the functions are completed in the FPGA, using SOPC technology to design hardware development platform of signal generator with only one FPGA chip so as to simplify design and to develop the stability and reliability of the system.【期刊名称】《电子设计工程》【年(卷),期】2012(020)005【总页数】4页(P184-186,189)【关键词】直接数字频率合成;现场可编程门阵列;Nios;Ⅱ;可编程片上系统【作者】石建平【作者单位】毕节职业技术学院,贵州毕节551700【正文语种】中文【中图分类】TP348SOPC （System on a Programmable Chip，片上可编程系统）[1]是Altera公司提出的一种灵活、高效的SOC解决方案。

基于FPGA的DDS信号发生器设计分析摘要：随着现代电子技术的飞速发展，直接数字频率合成DDS 技术逐渐被广泛使用，DDS 是目前数据调度常用的数据分发技术，此技术能够有效结合数据服务质量要求，完成数据分发操作。

为此提出基于FPGA的DDS信号发生器设计，以提升信号发生器精度效果。

关键词：FPGA；DDS；信号发生器；设计；1 DDS数据分发模型设计网络层云服务器采用的DDS数据分发模型结构如图1所示。

DDS数据分发模型中，将数据库云平台中的数据发送端看作为发布者，数据写入者为数据采集端，而订阅者与读入者即为云平台中的数据接收端。

DDS数据分发模型的身份主要是通信数据库云平台中，通信网络的中间件，此模型能够为通信数据库云平台提供通信数据分发服务，让通信数据可以快速分发传输，从而避免出现数据拥塞问题。

图 1 基于 DDS 的通信数据库云平台2系统硬件设计2.1硬件整体方案函数信号发生器的硬件系统主要包括MCU控制电路，FPGA构成的DDS发生器、DAC转换和低通滤波电路，及一些用于输入输出的器件等。

按键输入和LCD输出显示主要由MCU负责控制，MCU然后将输入的信号运算处理后发送给FPGA，FPGA根据输入的各种参数在ROM表中寻址，同时输出对应控制的波形、频率和幅度的数字信号，最后经过DA转换为对应的模拟电压信号，在经过一个低通滤波器使得模拟电压信号变得平滑。

2.2硬件模块电路系统的硬件电路主要分为两个部分，一是系统主控电路，二是DDS信号发生器电路。

系统主控电路包括以STM32F103C8T6为主控的最小系统板、四路用户按键输入、OLED显示屏输出（SPI）、UART通信连接上位机、硬件SPI连接FPGA负责信号数据传输。

DDS信号发生器电路，其中的FPGA模块的核心芯片为LatticeLCMXO2-4000HC-4MG132，其模块上内置8路输出LED指示灯、4路按键输入、4路拨码输入和两位数码管输出灯资源。

基于FPGA的DDS信号发生器设计随着数字信号处理（DSP）技术的发展，直接数字频率合成器（DDS）逐渐取代了传统的频率合成器，成为一种高性能的信号发生器。

DDS信号发生器通过数字信号直接产生模拟信号，具有频率精度高、可编程性强和快速调频等优点。

本文将通过FPGA实现DDS信号发生器的设计。

首先，我们需要了解DDS信号发生器的基本原理。

DDS信号发生器的核心是相位累加器、查找表和数模转换器（DAC）。

通过累加器产生相位累积，将相位累积的结果通过查找表得到对应的振幅值，并经过数模转换器输出模拟信号。

1.确定需要生成的信号的参数，包括输出频率、相位步进精度、振幅等。

根据这些参数，计算累加器的增量值，即每个时钟周期累加器需要累加的值。

2.在FPGA中设计相位累加器。

相位累加器的宽度取决于相位步进精度，一般为32位或64位。

通过在每个时钟周期加上增量值，实现相位的累加。

3.设计查找表。

查找表的大小取决于数字信号的分辨率，一般为2^N 位。

通过输入相位值查找对应的振幅值。

4.设计数模转换器（DAC）。

通过DAC将数字信号转换为模拟信号输出。

5.在FPGA中实现控制逻辑，包括控制相位累加器和查找表的读写操作，使其按照设定的参数进行相位累加和振幅输出。

6.将设计好的FPGA模块进行综合、布局和时序约束，生成比特流文件。

通过以上步骤，基于FPGA的DDS信号发生器的设计就完成了。

设计好的FPGA模块可以实现高精度、高稳定性的信号发生器，广泛应用于通信、雷达、医疗设备等领域。

需要注意的是，在设计过程中需要考虑到FPGA的资源限制，包括LUT资源的利用、频率分辨率和输出频率的限制等。

此外，还可以通过增加相位累积周期、使用多路查找表和多路DAC等方法进一步优化设计。

综上所述，基于FPGA的DDS信号发生器设计是一个较为复杂的过程，需要对DDS原理有深入的理解，并结合FPGA的特点进行设计。

通过合理的设计和优化，可以实现高性能的DDS信号发生器。

DDS设计报告摘要：DDS信号发生器能够产生多种波形，如三角波、锯齿波、矩形波(含方波)、正弦波的电路被称为函数信号发生器。

随着可编程逻辑器件(FPGA)的不断发展，直接频率合成(DDS)技术应用的愈加成熟，利用DDS原理在FPGA平台上开发高性能的多种波形信号发生器与基于DDS芯片的信号发生器相比，成本更低，操作更加灵活，而且还能根据要求在线更新配置，系统开发趋于软件化、自定义化。

本文研究了基于FPGA的DDS信号发生器设计，实现了满足预定指标的多波形输出。

同时采用STM32来进行控制频率，幅度的输入以及对波形类型，频率，幅度值进行显示，从而很好地实现了人机交界。

关键字：DDS信号发生器FPGA STM32 频率幅度值目录1.系统设计 (3)1.1设计要求 (3)1.1.1任务 (3)1.1.2要求 (3)1.1.3说明 (3)1.2总体设计方案……………………………………………………………………………………………………..1.2.1设计思路…………………………………………………………………………………………………1.2.2方案论证与比较……………………………………………………………………………………….1.2.3系统组成…………………………………………………………………………………………………..2.单元硬件电路设计………………………………………………………………………………………………………2.1电路的设计…………………………………………………………………………………………………….2.2……………………………………………………………………………………………………..2.3………………………………………………………………………………………………………2.4……………………………………………………………………………………………………….3.软件设计……………………………………………………………………………………………………………………..3.1软件设计与硬件设计的关系…………………………………………………………………………………3.2部分程序设计…………………………………………………………………………………………………..3.3部分程序设计………………………………………………………………………………………………….4.系统测试…………………………………………………………………………………………………………………………4.1测试使用的仪器…………………………………………………………………………………………………….4.2指标测试和测试结果…………………………………………………………………………………………….4.3结果分析………………………………………………………………………………………………………………..5.结论………………………………………………………………………………………………………………………………. 参考文献………………………………………………………………………………………………………………………………附录1 主要元器件清单……………………………………………………………………………………………………附录2 电路原理图及印刷板图……………………………………………………………………………………….附录3 程序清单………………………………………………………………………………………………………………..1.系统设计1.1设计要求1.1.1设计任务设计并制作一个波形发生器，该波形发生器能产生正弦波、方波、三角波和由用户编辑的特定波形形状。

FPGA DDS IP 核实现DDS （Direct Digital Synthesizer ），即直接数字频率合成器，本文主要介绍如何调用Xilinx 的DDS IP 核生成某一频率的Sin 和Cos 信号，以及LFM 信号。

1.相关参数的介绍及求解（1）DDS 输出频率输出频率out f 是系统时钟频率clk f 、相位累加器中相位数据位宽)(n B θ和相位增量θ∆的函数。

)(2n B clk out f f θθ∆=因此，要得到输出频率out f ，要求相位增量θ∆为clk Bout f f n )(2θθ=∆如果要采用时分复用的多个通道，则降低每个通道的有效时钟效率。

对于C 个通道，要求相位增量为clk Bout f Cf n )(2θθ=∆（2）频率分辨率频率分辨率f ∆是系统时钟频率clk f 和相位累加器数据位宽)(n B θ的函数。

)(2n B clk f f θ=∆对于时分复用的多通道，频率分辨率随通道数的增加而提高，对于C 个通道：Cf f n B clk )(2θ=∆（3）相位增量相位增量值是无符号的，当相位增量值与相位位宽匹配时，也可以将其看作有符号数。

假设相位增量和相位数据位宽均为N ，如果看成无符号数，范围由0到N 2表示的是(] 3600，的角度范围；如果看成有符号数，则范围变成)1(2--N 到)1(2-N ，相位表示的是[) 180180，-的角度范围。

根据正弦信号的周期性和对称性，两种表示范围内的信号采样是一致的。

相位增量定义了综合其的输出频率。

相位增量是系统时钟频率clk f 、输出频率out f 和相位数据位宽)(n B θ的函数。

clk B out f f n )(2θθ=∆2.线性调频信号线性调频信号的时间函数表达式可表示为2,2[)],2(exp[)(20T T t Kt t f j t s -∈+=ππ其瞬时频率为]2,2[,)(21)(0T T t Kt f t dt d t f -∈+==ϕπ其中，TB K =，B 为信号调频宽度，T 为信号脉宽。

《基于FPGA的PLL+DDS的频率合成器》篇一一、引言随着通信技术的飞速发展，频率合成器作为电子系统中的关键部件，其性能和稳定性直接影响到整个系统的性能。

本文将详细介绍一种基于FPGA（现场可编程门阵列）的PLL（锁相环）+DDS（直接数字合成器）的频率合成器，并对其设计原理、实现方法及性能优势进行深入探讨。

二、PLL+DDS频率合成器的工作原理PLL+DDS频率合成器通过将PLL与DDS结合，利用两者的优势来达到高精度、高稳定性的频率输出。

PLL模块主要负责跟踪和生成参考频率，而DDS模块则能够快速生成多种频率的波形。

FPGA作为核心控制器，负责协调PLL和DDS模块的工作，实现频率的合成和输出。

三、设计实现1. 硬件设计在硬件设计方面，PLL+DDS频率合成器主要包含FPGA、PLL模块、DDS模块以及输出电路等部分。

其中，FPGA作为核心控制器，负责协调整个系统的运行。

PLL模块采用高精度的锁相环电路，以实现稳定的参考频率输出。

DDS模块则采用数字方式生成多种频率的波形。

2. 软件设计在软件设计方面，需要编写FPGA的程序代码来实现对PLL 和DDS模块的控制。

通过配置FPGA的IO口，实现对PLL和DDS模块的驱动和控制。

同时，还需要编写相应的算法程序，以实现频率的合成和输出。

四、性能优势基于FPGA的PLL+DDS频率合成器具有以下优势：1. 高精度：PLL和DDS的结合使得频率合成器具有高精度的频率输出。

2. 高稳定性：通过PLL模块的锁相环电路，可以实现稳定的参考频率输出，从而提高整个系统的稳定性。

3. 快速响应：DDS模块采用数字方式生成波形，具有快速响应的特点，可以快速调整输出频率。

4. 灵活性：FPGA的可编程性使得频率合成器具有很高的灵活性，可以方便地实现多种功能的扩展和升级。

五、应用领域基于FPGA的PLL+DDS频率合成器在通信、雷达、电子测量等领域具有广泛的应用。

例如，在通信系统中，它可以为基站提供稳定的射频信号；在雷达系统中，它可以为雷达提供精确的扫描频率；在电子测量领域，它可以用于信号源的生成和测试等。

《基于FPGA的PLL+DDS的频率合成器》篇一一、引言随着现代电子技术的飞速发展，频率合成器作为电子系统中的关键部件，其性能的优劣直接影响到整个系统的稳定性和可靠性。

传统的频率合成器往往存在体积大、功耗高、灵活性差等问题。

因此，研究和开发新型的、高性能的频率合成器显得尤为重要。

本文将介绍一种基于FPGA的PLL+DDS的频率合成器，并对其原理、设计、实现及应用进行详细阐述。

二、PLL+DDS原理PLL（Phase-Locked Loop）即锁相环，是一种用于实现两个信号相位同步的电路。

DDS（Direct Digital Synthesizer）即直接数字合成器，是一种通过数字方式产生正弦波等信号的技术。

将PLL和DDS结合起来，可以实现高精度、高稳定性的频率合成。

在基于FPGA的PLL+DDS的频率合成器中，PLL负责跟踪输入信号的频率和相位，将其锁定在目标频率上。

DDS则通过数字方式产生所需的信号波形。

两者的结合，可以在保持高精度的同时，实现快速的频率切换和调节。

三、设计实现1. 硬件设计硬件设计主要包括FPGA芯片、PLL芯片、DDS芯片及其他辅助电路。

其中，FPGA芯片作为核心控制器，负责整个系统的协调和控制。

PLL芯片和DDS芯片分别负责实现锁相和数字波形产生功能。

2. 软件设计软件设计主要包括FPGA的程序设计。

程序设计需要实现对输入信号的采集、处理、控制等功能。

同时，还需要对PLL和DDS进行配置和控制，以实现所需的频率合成功能。

四、性能分析基于FPGA的PLL+DDS的频率合成器具有以下优点：1. 高精度：由于采用了PLL和DDS技术，可以实现高精度的频率合成。

2. 高稳定性：PLL的锁相功能可以保证输出信号的稳定性和一致性。

3. 灵活性好：通过FPGA的控制，可以实现快速的频率切换和调节。

4. 体积小、功耗低：相比于传统的频率合成器，该设计具有更小的体积和更低的功耗。

五、应用领域基于FPGA的PLL+DDS的频率合成器广泛应用于通信、雷达、电子对抗、测控等领域。

基于FPGA的DDS信号发生器设计随着现代科技的不断发展，数字信号发生器（DDS）已成为各种电子设备中常用的一种功能模块。

使用DDS技术可以生成高质量、高稳定性的各种频率和波形的信号。

而FPGA（Field Programmable Gate Array）作为一种可编程逻辑器件，具有高集成度、高速度和灵活性等优势，逐渐成为了实现DDS信号发生器的主要选择之一一、DDS技术概述DDS（Direct Digital Synthesis）技术是一种基于数字直接合成的方法，通过计算机算法精确地合成期望的波形。

它的工作原理是将时钟信号分频得到一系列的离散相位值，再通过查表和插值的方法得到对应的幅值，最后通过一个DAC（Digital to Analog Converter）将数字信号转换为模拟信号输出。

二、基于FPGA的DDS信号发生器设计步骤1.系统架构设计根据DDS信号发生器的要求，确定所需的系统架构。

一般包括时钟模块、相位累加器、查找表、插值器、DAC和控制逻辑等模块。

2.时钟模块使用FPGA内部的资源或外部时钟源生成所需的系统时钟信号。

可以通过时钟分频和PLL（Phase-Locked Loop）锁相环技术来实现对系统时钟的精确控制。

3.相位累加器利用FPGA的寄存器或分频模块实现相位累加功能。

通过周期性地累加相位增量，可以得到DDS信号的相位。

4.查找表利用FPGA内部的RAM（Random Access Memory）存储相位对应的幅值。

根据相位的大小来查找对应的幅值，存储在RAM中。

5.插值器可以通过线性插值或差值的方法对相位查找表的输出进行插值，以提高输出信号的精度和稳定性。

6.DAC将插值器输出的数字信号转换为模拟信号，通过FPGA的IO端口或专用的DAC芯片输出到外部电路。

7.控制逻辑设计合适的控制逻辑，可以通过外部接口或FPGA内部的控制模块来控制DDS信号发生器的频率、幅值、相位偏移等参数。

基于FPGA的DDS信号源设计培训基于FPGA的DDS信号源设计是一种使用数字直接合成技术（DDS）在可编程逻辑器件（FPGA）上实现信号源的方法。

DDS是一种通过数字计算方式生成任意频率和相位的信号的技术。

在传统信号源设计中，通常使用锁相环（PLL）或震荡器电路来生成特定频率的信号。

而DDS信号源通过数字计算的方式，可以实现更高的频率分辨率和频率稳定性。

在基于FPGA的DDS信号源设计中，首先需要将输入的参考时钟进行数字化。

通常使用的是外部时钟源，如晶振或GPS同步时钟等。

然后，通过时钟分频和相位累加器等数字逻辑电路，将参考时钟转换为所需的频率和相位。

接下来，使用数字幅度调制电路对信号进行幅度调制，以实现所需的信号形式，如正弦波、方波、三角波等。

FPGA作为可编程逻辑器件，具有高度灵活性和可重配置性。

它可以通过编程方式实现不同的信号生成算法和信号处理功能。

通过使用FPGA实现DDS信号源，可以满足不同应用领域中对信号源的复杂要求，如通信系统、雷达系统、医疗设备、音频设备等。

在基于FPGA的DDS信号源设计过程中，需要考虑以下几个关键问题：1.时钟频率选择：选择合适的时钟频率对于实现高分辨率和频率稳定性至关重要。

较高的时钟频率可以提供更高的频率分辨率，但也会增加硬件复杂度和功耗。

较低的时钟频率可能导致频率稳定性下降。

因此，需要根据具体应用需求进行权衡和选择。

2.相位累加器设计：相位累加器是DDS信号源的核心部件，负责将参考时钟转换为所需的相位。

设计相位累加器时需要考虑相位分辨率和相位误差。

相位分辨率取决于相位累加器的位宽，而相位误差受到时钟抖动和积累误差等因素的影响。

因此，需要合理设计相位累加器的位宽和时钟抖动控制电路。

3.数字幅度调制：数字幅度调制（AM）可以实现信号的幅度调制，例如调制成正弦波、方波等。

常用的数字幅度调制技术包括加权输出和查找表法。

加权输出法通过在幅度控制寄存器中存储不同幅度值，并按照权重进行输出。

以FPGA为基础的DDS控制电路设计方案详解FPGA是一种可编程逻辑设备，可以实现数字电路的设计和控制。

FPGA可用于设计频率合成器，其中直接数字频率合成（DDS）是一种常见的应用。

DDS是一种用于产生多种频率信号的技术，它使用数字控制寄存器来生成高精度的数字频率控制。

以下是以FPGA为基础的DDS控制电路设计方案的详细解释：1. 整体架构设计：FPGA DDS控制电路的整体架构包括一个相位累加器（phase accumulator）、一个频率控制字寄存器（frequency control word register）和一个查找表（look-up table）。

相位累加器用于生成相位控制信号，频率控制字寄存器用于存储频率控制信息，查找表用于将相位信息转换为实际的输出信号。

2.相位累加器设计：相位累加器是DDS控制电路的核心部分，它通过累加相位控制字来生成输出信号。

相位累加器通常由一个计数器和一个累加器组成。

计数器用于产生一个固定的时钟信号，累加器用于累加相位控制字。

相位控制字决定了相位累加器的累加速度，从而决定了输出信号的频率。

相位累加器的输出信号将作为查找表的输入信号。

3.频率控制字寄存器设计：频率控制字寄存器用于存储频率控制信息。

频率控制信息可以来自外部输入或来自FPGA内部的控制逻辑，例如通过串行接口输入到FPGA中。

频率控制字寄存器将频率控制信息转换为相位控制字，并将相位控制字输入到相位累加器中。

4.查找表设计：查找表用于将相位信息转换为实际的输出信号。

查找表是一个存储器单元，其中包含了预先计算好的正弦波形数据。

查找表根据输入的相位信息，从存储器中读取对应的正弦波形数据，并将数据作为输出信号输出。

查找表的大小取决于输出信号的需求精度，较大的查找表会提供更高的输出精度。

5.时钟和状态控制：DDS控制电路通常需要一个高精度的时钟信号来驱动相位累加器和频率控制字寄存器。

时钟信号的频率和相位可以通过FPGA内部的时钟控制器进行调整。

基于FPGA的DDS设计FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，在数字信号处理中有广泛应用。

DDS（Direct Digital Synthesis）是一种通过数字方式生成连续、离散或者周期信号的技术。

本文将介绍基于FPGA的DDS设计。

DDS是数字方式实现频率和相位可编程的信号生成器，其核心部件是相位累加器和查找表（LUT）。

相位累加器是一个自增计数器，用来累加相位增量，并将累加结果作为地址输入到LUT中。

LUT是一个存储器单元，其中存储着一个完整的周期信号的离散样本值，通过查找LUT可以得到相应的数据输出。

DDS可以根据相位增量的改变来实现频率的可编程，同时可以控制相位步进的大小来实现相位的可编程。

1.相位累加器：相位累加器的实现可以利用FPGA的计数器模块。

计数器的初始值和步进值可以设定为对应频率的相位增量。

通过适当地改变计数器的初始值和步进值，可以实现频率的可编程。

2.查找表（LUT）：LUT用来存储一个完整的周期信号的离散样本值。

在FPGA中，LUT可以使用一块专门的存储器单元，也可以使用分布式RAM实现。

LUT的大小往往需要根据生成的信号的精度和频率范围来确定。

3.相位步进控制：相位步进的大小可以通过在相位累加器中添加一个乘法器实现。

乘法器的输入可以由一个可编程寄存器控制，通过改变寄存器的值可以实现相位步进的可编程。

4.数字到模拟转换：DDS生成的信号是数字信号，需要经过数字到模拟转换（D/A转换）才能输出。

FPGA中有内置的D/A转换器模块，也可以通过外部的模数转换器实现。

1.灵活性：FPGA是可编程逻辑器件，可以根据需要自定义算法和硬件结构。

因此，在DDS的设计中可以根据具体的需求进行优化和改进。

2.速度快：FPGA具有并行计算的能力，可以同时处理多个数据和任务。

这使得基于FPGA的DDS设计具有更高的运算速度，能够实现更高的信号生成频率。

基于FPGA的DDS设计实验1.1 DDS的基本原理直接数字频率合成技术（Direct Digital Frequency Synthesis，即DDFS，一般简称DDS）是从相位概念出发直接合成所需波形的一种新的频率合成技术。

近年来，技术和器件水平不断发展，这使DDS 合成技术也得到了飞速的发展，它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标方面已远远超过了传统的频率合成技术所能达到的水平，完成了频率合成技术的又一次飞跃，是目前运用最广泛的频率合成技术。

1.1.1DDS的基本原理和优化构想DDS的主要思想是从相位的概念出发合成所需的波形,其结构由相位累加器,正弦ROM查找表, D/A转换器和低通滤波器组成。

它的基本原理框图如图1.1所示。

图1.1 DDS原理图图1.1中, fc为时钟频率, K为频率控制字, N为相位累加器的字长, m为ROM地址线位数, n为ROM的数据线宽度(一般也为D/A转换器的位数) , fo为输出频率, 输出频率fo由fC和K共同决定: fo = fC×K/2N。

又因为DDS遵循奈奎斯特(Nyquist)取样定律:即最高的输出频率是时钟频率的一半,即fo = fC/2。

实际中DDS的最高输出频率由允许输出的杂散水平决定,一般取值为fo≤40% fC。

对DDS进行优化设计,目的是在保持DDS原有优点的基础上,尽量减少硬件复杂性,降低芯片面积和功耗,提高芯片速度等。

为了减小DDS的设计成本, 对其结构进行优化,优化后DDS的核心结构框图如下所示。

图1.2优化后的DDS核心框图其中的地址转换器是根据adri[14]的数值判断数值是增长(0～π/2)或减少(π/2～π) ,数据转换器是根据adri[15]的数值判断生成波形的前半个周期(0～π)或者后半个周期(π～2π) 。

1.1.2 DDS的工作原理图1.3所示是一个基本的DDS电路工作原理框图。

《基于FPGA的PLL+DDS的频率合成器》篇一一、引言随着电子技术的发展，频率合成器作为现代通信、雷达、电子对抗等系统中的核心部件，其性能和稳定性要求越来越高。

FPGA（现场可编程门阵列）技术以其灵活、高速、低功耗等优势，在频率合成器的设计中得到了广泛应用。

本文将详细介绍基于FPGA的PLL（锁相环）+DDS（直接数字频率合成器）的频率合成器设计。

二、PLL+DDS原理概述PLL是一种能够跟踪输入信号频率并产生精确输出信号的电路。

DDS则是一种基于数字算法生成任意频率、相位和幅度的信号的技术。

将PLL和DDS相结合，可以实现高精度、高稳定性的频率合成。

在基于FPGA的PLL+DDS的频率合成器中，PLL用于提供稳定的参考频率，而DDS则用于生成所需的各种频率信号。

通过FPGA对PLL和DDS的控制，可以实现频率的快速切换和调整，满足不同应用场景的需求。

三、FPGA在频率合成器中的应用FPGA在频率合成器中的应用主要体现在以下几个方面：1. 控制逻辑设计：FPGA可以实现对PLL和DDS的控制逻辑设计，包括信号的输入、输出、频率切换等操作。

2. 高速数据处理：FPGA具有高速数据处理能力，可以实现对DDS生成的高速率数字信号的处理和传输。

3. 灵活性高：FPGA的现场可编程特性使得频率合成器的设计具有很高的灵活性，可以根据不同需求进行定制化设计。

四、基于FPGA的PLL+DDS的频率合成器设计基于FPGA的PLL+DDS的频率合成器设计主要包括以下几个部分：1. 参考频率源设计：采用高稳定度的晶体振荡器作为参考频率源，为PLL提供稳定的参考信号。

2. PLL模块设计：利用FPGA实现PLL模块的设计，通过调整环路参数实现精确的频率跟踪和相位锁定。

3. DDS模块设计：采用FPGA实现DDS模块的设计，生成所需的各种频率信号。

4. 信号处理与输出：通过FPGA对DDS生成的数字信号进行高速处理和传输，并输出到相应的设备或系统。

基于FPGA的DDS信号发⽣器的设计与实现⼀、实现环境 软件：Quartus II 13.0 硬件：MP801⼆、DDS基本原理 DDS（Direct Digital Synthesizer）即数字合成器，是⼀种新型的频率合成技术，具有相对带宽⼤，频率转换时间短，分辨率⾼和相位连续性好等优点。

较容易实现频率、相位及幅度的数控调制，⼴泛应⽤于通信领域。

DDS的实现⽰意图如下图所⽰： 1、将需要合成的信号的数据存储在rom中，合成待输出信号的⽅法请参考： 2、dds_control实现的功能是将存储在rom中的待合成的信号的数据按照⼀定的规则取出来： dds_control主要由相位累加和频率累加来实现，简单的说，通过控制相位累加和频率累加来实现从rom中取出不同时刻的数据。

（1）相位累加器位数为N位（24~32），相位累加器把正弦信号在相位上的精度定义为N位，其分辨率位1/2N ，决定⼀个波形的起始时刻在哪个点； （2）频率累加器⽤来控制每隔⼏个点从rom中取⼀个数据，决定⼀个波形的频率； （3）若DDS的时钟频率为F clk ,频率控制字fword = 1，则输出频率为 F out = F clk/2N,这个频率相当于“基频”，若fword = B，则输出频率 F out = B * F clk/2N。

因此理论上由以上三个参数就可以得出任意的 f o 输出频率，且可以得出频率分辨率由时钟频率和累加器的位数决定的结论。

当参考时钟频率越⾼，累加器位数越⾼，输出频率分辨率就越⾼。

3、从FPGA中出来的信号都是数字信号（dds_control输出的信号都为数字信号），需要通过dac芯⽚来将数字信号转换为模拟信号，这样将dac芯⽚输出的信号接⼊到⽰波器中，才能看到波形； 4、举例说明频率控制和相位控制： 如上图所⽰，这个是⼀个由33个点构成的正弦波信号，（rom_addr，rom_data），纵坐标为存储在rom中的正弦波信号，横坐标为dds_control ⽣成的地址信号。

毕业设计论文基于FPGA的DDS应用设计摘要本文以FPGA 为平台，介绍了DDS 的基本原理，DDS 的FPGA 实现方案。

在传统DDS 的基础上提出改进措施，使得DDS 具有更高的输出分辨率和波形存储器利用率。

在信号发生器的设计中,传统的用分立元件或通用数字电路元件设计电子线路的方法设计周期长,花费大,可移植性差。

本设计是利用EDA技术设计的电路, 该信号发生器输出信号的频率范围为20Hz～20KHz，幅度的峰-峰值为0.3V～5V两路信号之间可实现0°～359°的相位差。

本文侧重叙述了用FPGA来完成直接数字频率合成器(DDS)的设计,DDS由相位累加器和正弦ROM查找表两个功能块组成,其中ROM查找表由兆功能模块LPM_ROM来实现。

而通过设定不同的累加器初值(K1)和初始相位值(K2)，可以调节两路相同频率正弦信号之间的相位差,从而产生两路数字式的频率、相位和幅值可调的正弦波信号，最后通过QUARTUS II下载。

关键词: FPGA DDS 信号发生器 ROMI摘要毕业设计论文AbstractThis paper describes the basic principle of DDS, proposes the solution of DDS byFPGA. Improvements are given based on the tranditional DDS which allow DDS having higheroutput resolution and higher efficiency of memory utilization ratio.In the designing of the signal generator, the traditional method, which designs electronic circuits using discrete components or general digital circuits components, takes a long time with high cost, what’s more, the transplanting ability of it is unsatisfactory. In this design, the circuit is designed by means of EDA. Its output frequency range is 20Hz to 20KHz with an output amplitude range of 0.3V to 5V(P-P), and the phase difference between two outputs of the two sine signals can be modulated from 0°to 359°.The thesis emphasizing discusses the designing of DDS basing on FPGA. DDS is made up of the phrase accumulator and sine ROM looking-up table, which is realized by functional EAB chip. And through setting different initial accumulator value (K1) and initial phrase value (K2), the difference of phrase between the two sine signals can be changed. As a result, two serials of sine signals with changeable digital frequency, phrase and magnitude are produced. At last, we can show the total course and result with QUARTUS II.Keywords: FPGA DDS Signal Generator ROMII毕业设计论文基于FPGA的DDS应用设计目录绪论 (1)第一章 DSS的原理及应用方案 (3)1.1系统实现的原理 (3)1.2DDS的基本原理及性能特点 (3)1.3DDS的实现方案 (6)第二章硬件开发的原理 (9)2.1FPGA概述 (9)2.2.1 FPGA的基本特点 (9)2.2.2 FPGA配置方式 (9)2.2.3 FPGA和CPLD的区别 (11)2.3VHDL语言 (12)2.4QUARTUS II简介 (13)第三章其他设计电路及器件介绍 (15)3.1本设计考虑模块构成 (15)3.2D/A转换电路 (15)3.3幅度控制电路 (16)3.4电源电路 (17)3.5滤波电路 (18)3.6FGPA_EP1C3T100N简介 (18)3.7LM358双运算放大器 (19)第四章实验结果 (21)4.1编译综合 (21)4.2仿真 (21)4.3管脚分配 (24)4.4硬件调试下载. (24)4.5输出波形 (26)总结 (27)致谢 (28)参考文献 (29)附录 (30)III毕业设计论文基于FPGA的DDS应用设计绪论1. 课题背景在一些电子设备的电路板故障检测仪中，往往需要频率、幅度都能由计算机自动调节的信号源。